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文檔簡介
1、植入式芯片由于要植入人體工作，對芯片的功耗和面積的優(yōu)化均有嚴格要求。而逐次逼近型模數(shù)轉(zhuǎn)換器(SARADC)具有低功耗、高精度的特點，十分適合此類場合的應用。因此，論文選擇SARADC結(jié)構(gòu)，并集中對其功耗和面積優(yōu)化技術(shù)展開了研究，以滿足高性能植入式芯片系統(tǒng)的需要。
論文提出一種結(jié)構(gòu)為11位、采樣速率200KS/s的SARADC電路原型，重點完成了若干關(guān)鍵電路模塊的設計，包括基于整數(shù)型的分段電容陣列、時域比較器、同步時鐘控制和逐次
2、逼近寄存器。設計中對已有的開關(guān)策略進行改進，研究給出一種基于分段電容陣列的終端電容復用開關(guān)策略，特點是結(jié)合了分段電容陣列和終端電容復用開關(guān)策略的優(yōu)點，充分利用電容陣列的終端電容，優(yōu)化了電容陣列的面積和功耗，并使分段電容值為單位電容的整數(shù)倍的設計，改善了電容的失配問題，減少了非線性誤差。同時，借助新型時域比較器的引進以減小靜態(tài)功耗，大幅降低了功耗，并減小了失調(diào)電壓和非線性;比較器的校正選用電容動態(tài)調(diào)節(jié)的方法，提高了精度。ADC的逐次逼近采
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