高速低功耗逐次逼近式ADC研究與實現.pdf

1、4G移動通信芯片技術瓶頸之一是射頻接收端多頻多模的指標要求。傳統(tǒng)方案是設計多個獨立的信號通道，用不同通道滿足不同頻率和模式的信號，其缺點是不同通道之間的信號干擾嚴重，面積功耗較大。軟件無線電提供了另外一種解決思路，從天線接收的信號經過低噪聲放大器后直接由一個超寬帶模數轉換器（Analog-to-Digital Converter， ADC）在射頻域量化，所有頻率和模式的信號都在數字域完成解調操作。軟件無線電無需區(qū)分不同頻率模式，大大降低

2、了射頻域的設計難度，具有很好的靈活性，是很有前景的一個研究方向。軟件無線電所需的超寬帶ADC往往采用時間交織ADC結構，由多個相對低速的單通道ADC并行操作實現高速量化。目前有一種新興的單通道ADC架構方案，即逐次逼近式模數轉換器（Successive-Approximation-Register，SAR ADC）。
　　SAR ADC是一種常見模數轉換器架構，具有功耗低，面積小，高度數字化，轉換延遲小的特點，通常用于低功耗中低速

3、中高精度的應用場合。近年來，由于 CMOS工藝的進步以及異步時鐘技術的提出，高速SAR ADC技術得到長足發(fā)展，同樣精度下采樣率已經與閃速型ADC（Flash）接近，達到GHz級別，在功耗和面積方面則優(yōu)勢明顯，因此是目前高速ADC的熱門技術。本文的研究重點就是高速低功耗SAR ADC的設計和實現，目標是能滿足超寬帶ADC單通道的指標要求。
　　本論文的主要工作內容包括：
　　第一，采用先進的65nm TSMC CMOS1P6

4、M工藝，結合多個創(chuàng)新的高速技術，設計并流片驗證了一款10位160MS/s的低功耗SAR ADC芯片。本款芯片實測結果能夠在采樣頻率160MHz，輸入為30.1MHz正弦波的情況下，信號噪聲失真比（SNDR）達到52.9 dBFS，無雜散動態(tài)范圍（SFDR）達到65 dBc，微分非線性（DNL）和積分非線性（INL）分別為-0.47/+1.66LSB和-1.06/+1.18LSB，功耗9.5mW，芯片面積僅為250×200μm2。

5、　　為了實現160MHz的高速性能，本文在全局上給出系統(tǒng)級的解決方案，例如異步時鐘控制，上極板采樣方式，分段式電容陣列，低功耗設計，高速數字信號完整性設計等等；在局部模塊層面，通過優(yōu)化比特循環(huán)中各個環(huán)節(jié)的延遲，實現了400皮秒以下的單比特循環(huán)時間。其中采樣保持電路采用了一種新型的滿擺幅預充電自舉開關（Pre-charge Bootstrapped Switch），縮短了采樣建立時間，有效減少了自舉電容，節(jié)省了芯片面積。數模轉換器（DAC

6、）模塊采用部分“Set-and-down”的方式，在保證 DAC穩(wěn)定速度的同時減小共模電壓變化，緩解比較器動態(tài)直流失調問題。全動態(tài)高速低噪聲比較器采用了自復位內部時鐘控制，可滿足2GHz以上的轉換頻率。SAR邏輯電路則采用一種全新的“開窗式”電路來替代傳統(tǒng)移位寄存器結構，使得量化結果不需要經過觸發(fā)器延遲而直接輸出給DAC，邏輯電路不僅延遲減小至最低，功耗面積也得到優(yōu)化。
　　第二，信號完整性對于保持高速電路性能尤為關鍵。對于片上部

7、分，本論文對數字、模擬、緩沖模塊進行了合理地隔離和屏蔽，減小彼此襯底干擾；合理使用解耦電容，改善電源噪聲，有效保持ADC精度；劃分不同電源域從根本上隔離電源間的干擾；采用高速低噪聲 CMOS緩沖器，有效降低了短路電流，改善了輸出信號、電源和地的抖動并增加驅動能力。而 PCB板級部分也采用了差分信號走線，大小解耦電容組合，輸出數字端口接地環(huán)路最小等方法保證良好的精度性能。
　　第三，采用自頂向下的混合信號設計流程。首先通過 Matl