12Bit 40MSPs Pipeline ADC關(guān)鍵模塊的設(shè)計.pdf

1、自然界產(chǎn)生的信號都是模擬量,在信息化和大規(guī)模集成電路高速發(fā)展的今天，為了更好地對自然界信號進(jìn)行處理，先將模擬信號轉(zhuǎn)換成數(shù)字信號是許多系統(tǒng)處理信號的方式，所以數(shù)據(jù)轉(zhuǎn)換器的設(shè)計就顯得十分關(guān)鍵。
　　目前諸如SONET、DVC、Base Station、DVD Audio等電子設(shè)備對于ADC的速度要求從100 KHz到75 GHz，對其的精度要求為6 bit到24 bit。而我們所接觸更多一些的電子設(shè)備對于ADC的速度和精度要求分別為幾

2、百兆赫茲和10 bit到18 bit，而能同時滿足速度和精度要求的模數(shù)轉(zhuǎn)換器主要采用流水線架構(gòu)實現(xiàn)。
　　流水線架構(gòu)的ADC中存在諸多的非理想效應(yīng)，例如運放有限的帶寬和增益、比較器輸入端的失調(diào)電壓、采樣保持器的開關(guān)的導(dǎo)通電阻、電容之間存在的失配等，因此在設(shè)計時需要認(rèn)真地關(guān)注這些問題。在課題的設(shè)計過程中，本文對這些非理想因素進(jìn)行分析研究并通過電路結(jié)構(gòu)參數(shù)的調(diào)整使得ADC的性能達(dá)到設(shè)計了指標(biāo)。綜合考慮功耗、速度等流水線 ADC的關(guān)鍵性

3、能參數(shù)之間的折衷關(guān)系，選擇了1.5位每級來實現(xiàn)流水線架構(gòu)的ADC，整個流水線 ADC應(yīng)用10個1.5 bit/stage的流水線級以及一個不帶有數(shù)字校準(zhǔn)技術(shù)的2 bit FLASH型ADC構(gòu)成。
　　本文設(shè)計了采樣精度為12 bit采樣頻率為40 MHz的流水線ADC的關(guān)鍵模塊，采用SMIC0.18 um CMOS工藝。經(jīng)過對本課題設(shè)計的電路的前仿真和提取寄生參數(shù)的版圖的后仿真，在仿真輸入信號為正弦信號，仿真的采樣頻率為40 MH