5常見(jiàn)錯(cuò)誤及其原因分析

1、595.5常見(jiàn)錯(cuò)誤及其原因分析初學(xué)VHDL，往往會(huì)碰到不少問(wèn)題和錯(cuò)誤。例如：綜合時(shí)出現(xiàn)警告和錯(cuò)誤、編譯無(wú)法通過(guò)等問(wèn)題，使得設(shè)計(jì)無(wú)法實(shí)現(xiàn)；或者程序，綜合等均通過(guò)，但不能得到正確的仿真結(jié)果，即所設(shè)計(jì)的硬件與原意要求不符等等。通過(guò)資料的收集和歸納，總結(jié)出以下一些注意事項(xiàng)，常見(jiàn)問(wèn)題及錯(cuò)誤，并提出改正方案，以供參考。5.5.1避免語(yǔ)法錯(cuò)誤VHDL規(guī)定了一些固定的描述格式，用于描述各種不同的功能，在Xilinx或MaxplusⅡ環(huán)境下，關(guān)鍵字會(huì)以藍(lán)

2、色顯示，端口寬度會(huì)以紫色顯示，以示區(qū)別，黑色字則是可由用戶(hù)自定義的名稱(chēng)、數(shù)值等。下面幾個(gè)簡(jiǎn)單的例子作說(shuō)明：1.端口的定端口的定義端口的定義為：pt(端口名，端口名：端口類(lèi)型（空格）端口寬度)；entitysztopisPt(clk:instd_logicringsz:outstd_logic――定義多個(gè)相同類(lèi)型的端口，用逗號(hào)格開(kāi)hour:instd_logic_vect(3downto0)――4位數(shù)據(jù)sec:outstd_logic_v

3、ect(6downto0)――7位數(shù)據(jù))endsztop2.信號(hào)和信號(hào)和變量的定量的定義信號(hào)定義：SIGNAL信號(hào)名：數(shù)據(jù)類(lèi)型；signala:std_logicsignalb:std_logic_vect(2downto0)變量定義：VARIABLE變量名:數(shù)據(jù)類(lèi)型variablec0c1:integervariabled:integerrange0to256variablecnt:std_logic_vect(3downto0)3.

4、CASE語(yǔ)句61process(clk)variableclk1:integerrange0to32定義變量beginifclkeventclk=1thenclk1:=clk11變量賦值ifclk1=16thenps0=1信號(hào)賦值elsifclk1=32thenps0=0clk1:=0endifendifps=ps0endprocess下面舉例說(shuō)明信號(hào)與變量用法的區(qū)別:【例5.5.2】entitydffisPt(clkd:instd_l