電子與信息工程畢業(yè)論文全數(shù)字鎖相環(huán)的vhdl設(shè)計(jì)

1、<p>　　本 科 畢 業(yè) 設(shè) 計(jì)</p><p>　　全數(shù)字鎖相環(huán)的VHDL設(shè)計(jì)</p><p>　　所在學(xué)院 </p><p>　　專業(yè)班級(jí) 電子與信息工程 </p><p>　　學(xué)生姓名 學(xué)號(hào) <

2、;/p><p>　　指導(dǎo)教師 職稱 </p><p>　　完成日期 年 月 </p><p><b>　　摘 要</b></p><p>　　鎖相技術(shù)是一種實(shí)現(xiàn)相位反饋與信號(hào)合成的基本方法，在通信系統(tǒng)具有廣泛的應(yīng)用。利用鎖相技術(shù)得到的

3、鎖相環(huán)是一個(gè)閉環(huán)相位自動(dòng)控制系統(tǒng)，它的輸出信號(hào)自動(dòng)跟蹤輸入信號(hào)的相位變化，利用輸出信號(hào)和輸入信號(hào)的相位差，靠反饋控制達(dá)到生成特定輸出信號(hào)的目的。</p><p>　　本設(shè)計(jì)為改善數(shù)字通信系統(tǒng)的同步性能，應(yīng)用所學(xué)的電子信息專業(yè)知識(shí)和電子設(shè)計(jì)自動(dòng)化方法，對(duì)數(shù)字鎖相環(huán)的電路設(shè)計(jì)進(jìn)行研究。在分析模擬鎖相環(huán)缺點(diǎn)的基礎(chǔ)上，介紹了數(shù)字鎖相環(huán)的優(yōu)點(diǎn)和工作原理，利用VHDL語言進(jìn)行全數(shù)字鎖相環(huán)電路設(shè)計(jì)，使鎖相環(huán)在具有抗干擾能力的前

4、提下，能迅速調(diào)整相位達(dá)到鎖定狀態(tài)。論文詳述了數(shù)字鎖相環(huán)三個(gè)主要模塊的設(shè)計(jì)過程，最后通過MAX+plus II軟件仿真驗(yàn)證了設(shè)計(jì)結(jié)果的正確性。</p><p>　　關(guān)鍵字： 數(shù)字鎖相環(huán)；VHDL；MAX+plus II</p><p><b>　　Abstract</b></p><p>　　Phase-locked technology is

5、a basic method to realize the phase feedback and signal synthesis, and has wide application in the communication system. Using the phase lock technical get phase lock loop is a closed-loop phase automatic control system,

6、 its output signal automatic tracking the phase change, input signal output signal and the input signal by the phase difference, rely on feedback control achieve the purpose of generating specific output signal. The

7、design of the digital communicati</p><p>　　Key word：digital phase lock loop; VHDL; MAX+ plus II</p><p><b>　　目 錄</b></p><p><b>　　第1章緒論1</b></p><p

8、>　　1.1.課題研究的意義1</p><p>　　1.2.國內(nèi)外研究狀況1</p><p>　　1.2.1.鎖相環(huán)技術(shù)發(fā)展概況1</p><p>　　1.2.2.現(xiàn)狀和發(fā)展2</p><p>　　1.3.論文研究內(nèi)容2</p><p>　　第2章鎖相環(huán)工作原理及應(yīng)用概述3</p&g

9、t;<p>　　2.1.鎖相環(huán)簡介3</p><p>　　2.2.鎖相環(huán)的工作原理3</p><p>　　2.3.全數(shù)字鎖相環(huán)的應(yīng)用4</p><p>　　2.4.全數(shù)字鎖相（ADPLL）環(huán)模塊以及模塊簡介5</p><p>　　第3章數(shù)字鎖相環(huán)的設(shè)計(jì)方案8</p><p>　　3.1

10、.數(shù)字鎖相環(huán)的設(shè)計(jì)方法及性能要求8</p><p>　　3.1.1.數(shù)字鎖相環(huán)DPLL的設(shè)計(jì)方法8</p><p>　　3.1.2.數(shù)字鎖相環(huán)DPLL的性能指標(biāo)8</p><p>　　3.2.數(shù)字鎖相環(huán)設(shè)計(jì)方案8</p><p>　　第4章設(shè)計(jì)工具及開發(fā)環(huán)境介紹9</p><p>　　4.1.關(guān)于

11、EDA技術(shù)的概述9</p><p>　　4.2.可編程邏輯器件CPLD簡介9</p><p>　　4.3.HDL設(shè)計(jì)語言—VHDL11</p><p>　　4.3.1.HDL簡介11</p><p>　　4.3.2.VHDL系統(tǒng)設(shè)計(jì)的特點(diǎn)11</p><p>　　4.3.3.VHDL語言的優(yōu)勢12

12、</p><p>　　4.3.4.VHDL的基本結(jié)構(gòu)12</p><p>　　4.3.5.VHDL語言在EDA的應(yīng)用14</p><p>　　4.4.MAX+plusⅡ開發(fā)環(huán)境環(huán)境14</p><p>　　4.4.1.MAX + plusⅡ介紹14</p><p>　　4.4.2.MAX + plus

13、Ⅱ的設(shè)計(jì)輸入方法14</p><p>　　4.4.3.MAX + plusⅡ應(yīng)用步驟15</p><p>　　第5章全數(shù)字鎖相環(huán)電路設(shè)計(jì)20</p><p>　　5.1.ADPLL總設(shè)計(jì)框圖20</p><p>　　5.2.ADPLL各模塊設(shè)計(jì)具體流程20</p><p>　　5.2.1.數(shù)字鑒相器

14、模塊20</p><p>　　5.2.2.數(shù)字濾波器模塊21</p><p>　　5.2.3.數(shù)字振蕩器模塊23</p><p>　　5.3.實(shí)驗(yàn)仿真結(jié)果與分析25</p><p><b>　　小 結(jié)27</b></p><p><b>　　致 謝28</b>

15、;</p><p><b>　　[參考文獻(xiàn)]29</b></p><p><b>　　緒論</b></p><p><b>　　課題研究的意義</b></p><p>　　隨著電子技術(shù)的發(fā)展，要求信號(hào)頻率越來越準(zhǔn)確和越來越穩(wěn)定，一般振蕩器已不能滿足系統(tǒng)設(shè)計(jì)的要求，因此有了頻率

16、合成器。頻率合成器可分為直接式頻率合成器、間接式（或鎖相）頻率合成器和直接數(shù)字頻率合成器。鎖相頻率合成器因其技術(shù)性能優(yōu)越，且集成度高，可靠性能好，成本低廉而成為目前工程應(yīng)用中最為普遍的一種頻率合成器。本次進(jìn)行研究的課題就是有關(guān)鎖相環(huán)。</p><p>　　鎖相環(huán)是一種具有反饋?zhàn)饔玫碾娐?，鎖相環(huán)的英文全稱是Phase-Locked Loop，簡稱PLL。因?yàn)殒i相環(huán)可以使輸出的信號(hào)頻率自動(dòng)的對(duì)輸入的信號(hào)頻率進(jìn)行跟蹤，

17、所以其通常會(huì)被用在閉環(huán)跟蹤電路中。鎖相環(huán)的作用是使電路上的時(shí)鐘與某一外部參考時(shí)鐘的相位同步。鎖相環(huán)在航天、雷達(dá)、通信、計(jì)算機(jī)和測量儀表等領(lǐng)域應(yīng)用極為廣泛，并已經(jīng)成為各種電子器件中必不可少的部件。而現(xiàn)今電子技術(shù)數(shù)字化發(fā)展的趨勢越來越明顯，鎖相環(huán)的數(shù)字化也將是一個(gè)必然的發(fā)展方向。因此，對(duì)數(shù)字鎖相環(huán)的研究和應(yīng)用也得到了越來越多的關(guān)注。數(shù)字鎖相環(huán)不僅繼承了數(shù)字電路的可靠性高、體積小、價(jià)格低等優(yōu)點(diǎn)，還解決了模擬鎖相環(huán)的直流零點(diǎn)漂移、器件飽和及易受

18、電壓和環(huán)境溫度變化等缺點(diǎn)，此外還具有對(duì)離散樣值的實(shí)時(shí)處理能力，所以對(duì)數(shù)字鎖相環(huán)的研究是非常有必要的。</p><p><b>　　國內(nèi)外研究狀況</b></p><p><b>　　鎖相環(huán)技術(shù)發(fā)展概況</b></p><p>　　早在20世紀(jì)30年代，在同步接收器中鎖相技術(shù)已被應(yīng)用，為同步檢波提供了一個(gè)本地參考信號(hào)，此信號(hào)

19、與輸入信號(hào)載波具有相同頻率和相同的相位，使同步檢波具有能在低信噪比條件下工作且沒有大信號(hào)檢波的一系列失真，而受到人們的廣泛關(guān)注。但因?yàn)槠涑杀靖咭约半娐窐?gòu)成的復(fù)雜性等原因，當(dāng)時(shí)沒有被廣泛應(yīng)用。</p><p>　　而1943年是鎖相環(huán)路的一次轉(zhuǎn)折，此時(shí)它被普及應(yīng)用在黑白電視機(jī)水平同步電路中，用來減少噪聲對(duì)同步的影響，使電視圖像的同步性得到極大的改善。1954年，鎖相環(huán)又進(jìn)一步的被用于彩色電視機(jī)的色同步信號(hào)提取，越來

20、越被人們所熟悉。</p><p>　　1956年，鎖相環(huán)在空間技術(shù)中得到了應(yīng)用，被用于國外發(fā)射的第一批人造衛(wèi)星上。這些人造衛(wèi)星上載有低功率連續(xù)波發(fā)射機(jī)，而接收的距離一般在數(shù)百乃至數(shù)千公里以上，因而在地面上接收到的信號(hào)是非常微弱的，又因?yàn)橛邪l(fā)射機(jī)振蕩器的頻率漂移及多普勒頻移，所以接收機(jī)的帶寬必須很寬，但是噪聲的強(qiáng)度又與帶寬成正比，因此性噪比就會(huì)相當(dāng)?shù)?。而要把深埋在噪聲中的信?hào)提取出來就需要采用鎖相環(huán)路做成的窄帶鎖相

21、跟蹤接收機(jī)才行，這是普通的接收技術(shù)無法滿足的。隨著空間技術(shù)的快速發(fā)展，人們對(duì)鎖相環(huán)路及其原理的探討也更深入了，推動(dòng)著鎖相技術(shù)的快速發(fā)展。</p><p>　　六十年代以后，鎖相技術(shù)就在通信、航天、雷達(dá)、航海、測量儀表、計(jì)算機(jī)、紅外、原子能、激光、電視、立體聲、馬達(dá)控制以及工業(yè)、地質(zhì)等技術(shù)部門獲得了廣泛的應(yīng)用。</p><p>　　由于鎖相環(huán)路在電子技術(shù)各領(lǐng)域的廣泛應(yīng)用，使它逐漸成為電子設(shè)備

22、中常用的一種基礎(chǔ)部件，為便于調(diào)整、降低成本和提高可靠性，使它在各種電子設(shè)備中更好地發(fā)揮作用，因此迫切希望把它集成化、數(shù)字化、小型化和通用化[1]。</p><p><b>　　現(xiàn)狀和發(fā)展 </b></p><p>　　目前，數(shù)字鎖相環(huán)也已經(jīng)在市場上有一些通用的產(chǎn)品，但是作為實(shí)際的一個(gè)項(xiàng)目或是一個(gè)特殊的項(xiàng)目，還需要不同的鎖相電路特性進(jìn)行設(shè)計(jì)。一些已經(jīng)商用的產(chǎn)品可能不能滿

23、足項(xiàng)目設(shè)計(jì)的需求，例如有些現(xiàn)成的產(chǎn)品可能成本比較高、體積很大、資源浪費(fèi)較多，有些可能無法完全滿足設(shè)計(jì)性能的要求。所以還需要有關(guān)人員進(jìn)行積極的設(shè)計(jì)、開發(fā)新的數(shù)字鎖相環(huán)路。</p><p><b>　　論文研究內(nèi)容</b></p><p>　　在進(jìn)行畢業(yè)設(shè)計(jì)之前，首先要理解鎖相環(huán)的工作原理和主要性能指標(biāo)，已及其各種實(shí)現(xiàn)方案。學(xué)習(xí)掌握數(shù)字電子技術(shù)和EDA設(shè)計(jì)方法（包括CPL

24、D芯片結(jié)構(gòu)、VHDL語言編程等），然后通過VHDL語言設(shè)計(jì)程序來實(shí)現(xiàn)全數(shù)字鎖相環(huán)。再根據(jù)設(shè)計(jì)的程序?qū)崿F(xiàn)各個(gè)模塊，同時(shí)通過MAX＋plus II 軟件進(jìn)行仿真檢驗(yàn)。仿真結(jié)果證實(shí)了該設(shè)計(jì)的正確性。</p><p>　　鎖相環(huán)工作原理及應(yīng)用概述</p><p><b>　　鎖相環(huán)簡介</b></p><p>　　鎖相技術(shù)是使被控振蕩器的相位受標(biāo)準(zhǔn)信號(hào)

25、或外來信號(hào)控制的一種技術(shù)。用來實(shí)現(xiàn)與外來信號(hào)相位同步，或跟蹤外來信號(hào)的頻率或相位。廣泛應(yīng)用在超外差接收中進(jìn)行自動(dòng)頻率控制、標(biāo)準(zhǔn)信號(hào)的倍頻和分頻、空間技術(shù)和頻率合成中。鎖相環(huán)是一個(gè)相位負(fù)反饋控制系統(tǒng)。 它對(duì)壓控振蕩器輸出信號(hào)與輸入信號(hào)之間的相位進(jìn)行比較，從而產(chǎn)生一個(gè)相位誤差電壓，用此電壓來控制壓控振蕩器的頻率輸出，使其達(dá)到與輸入信號(hào)的頻率相同為止。在環(huán)路開始工作時(shí)，通常輸入信號(hào)的頻率與壓控振蕩器未加控制電壓時(shí)的振蕩頻率是不同的，由于兩信號(hào)

26、之間存在固有頻差，他們之間的相位差必定會(huì)一直變化，會(huì)不斷地變到超過2π，而鑒相器的特性是以2π為周期，結(jié)果鑒相器輸出的誤差電壓就在某一范圍內(nèi)擺動(dòng)。在這種誤差電壓控制下，壓控振蕩器的頻率也就在相應(yīng)的范圍內(nèi)變化。若壓控振蕩器的頻率能夠變化到與輸入信號(hào)頻率相等，便有可能在這個(gè)頻率上穩(wěn)定下來（當(dāng)然只有在一定的條件下才可能這樣）。達(dá)到穩(wěn)定之后，輸入信號(hào)和壓控振蕩器輸出信號(hào)之間的頻差為零，相位差不再隨時(shí)間變化，誤差電壓為一固定值，這時(shí)環(huán)路就進(jìn)入鎖定

27、狀態(tài)。</p><p>　　鎖相環(huán)使我們世界的一些部分有序化。如果我們打開電視，鎖相環(huán)會(huì)保證圖象的頭在上，腳在下面。彩色電視機(jī)中其他鎖相環(huán)可以保證綠色是綠色，紅色是紅色（即使政治家主張顛倒才是真理）。鎖相環(huán)電路使一個(gè)特殊系統(tǒng)跟蹤另外一個(gè)系統(tǒng)。更確切地講，鎖相環(huán)是一個(gè)使（由振蕩器產(chǎn)生的）輸出信號(hào)與參考信號(hào)或者輸入信號(hào)在頻率和相位上同步的電路。在同步（通常稱為鎖定）狀態(tài)，振蕩器輸出信號(hào)和參考信號(hào)之間的相位差為零，或者

28、保持常數(shù)。如果出現(xiàn)相位誤差，一種控制機(jī)理作用到振蕩器上，使得相位誤差再次減小到最小。在這樣的控制系統(tǒng)中，實(shí)際輸出信號(hào)的相位鎖定到參考信號(hào)的相位。因而我們稱之為鎖相環(huán)。</p><p><b>　　鎖相環(huán)的工作原理</b></p><p>　?。?）一般壓控振蕩器的輸出信號(hào)會(huì)經(jīng)過采集并分頻； </p><p>　?。?）上面所輸出的信號(hào)和基準(zhǔn)信號(hào)

29、同時(shí)輸入鑒相器； </p><p>　?。?）鑒相器通過比較兩個(gè)信號(hào)的相位差，然后輸出一個(gè)直流脈沖電壓； </p><p>　?。?）控制壓控振蕩器（VCO），使輸出信號(hào)的頻率改變； </p><p>　　（5）在經(jīng)過一個(gè)很短的時(shí)間內(nèi)，VCO的輸出信號(hào)就會(huì)穩(wěn)定在某一期望值。</p><p>　　從上可以看出，大致有如下框圖：</p>

30、;<p>　　圖2.1鎖相環(huán)的基本結(jié)構(gòu)</p><p><b>　　設(shè)參考信號(hào)為</b></p><p><b>　?。?-1）</b></p><p>　　式中Ur為參考信號(hào)的振幅，ωr為參考信號(hào)的載波角頻率，θr(t)為參考信號(hào)以其載波相位ωr(t)為參考時(shí)的瞬時(shí)相位。若參考信號(hào)是未調(diào)載波時(shí)，則θr(t)

31、=θr=常數(shù)。設(shè)輸出信號(hào)為 （2-2）</p><p>　　式中Uo為輸出信號(hào)的振幅，ωo為壓控振蕩器的自由振蕩角頻率，θo(t)為輸出信號(hào)以其載波相位ωo(t)為參考的瞬時(shí)相位，在VCO未受控之前它是常數(shù)，受控后它是時(shí)間的函數(shù)。則兩信號(hào)之間的瞬時(shí)相差為</p><p><b>　　（2-3）</b></p><

32、;p>　　由頻率和相位之間的關(guān)系可得兩信號(hào)之間的瞬時(shí)頻差為</p><p><b>　　（2-4）</b></p><p>　　鑒相器是相位比較器，它把輸出信號(hào)uo(t)和參考信號(hào)ur(t)的相位進(jìn)行比較，產(chǎn)生對(duì)應(yīng)于兩信號(hào)相位差θe(t)的誤差電壓ud(t)。環(huán)路濾波器的作用是濾除誤差電壓ud(t)中的高頻成分和噪聲，以保證環(huán)路所要求的性能，提高系統(tǒng)穩(wěn)定性。壓控

33、振蕩器受控制電壓uc(t)的控制，uc(t)使壓控振蕩器的頻率向參考信號(hào)的頻率靠近，于是兩者頻率之差越來越小，直至頻差消除而被鎖定。</p><p>　　因此鎖相環(huán)的工作原理可簡述如下：首先鑒相器把輸出信號(hào)uo(t)和參考信號(hào)ur(t)的相位進(jìn)行比較，產(chǎn)生一個(gè)反映兩信號(hào)相位差θe(t)大小的誤差電壓ud(t)，ud(t)經(jīng)過環(huán)路濾波器的過濾得到控制電壓uc(t)。uc(t)調(diào)整VCO的頻率向參考頻率靠攏，直至最后

34、兩者頻率相等而相位同步實(shí)現(xiàn)鎖定。環(huán)路一旦進(jìn)入鎖定狀態(tài)后，壓控振蕩器的輸出信號(hào)與環(huán)路的輸入信號(hào)（參考信號(hào)）之間只有一個(gè)固定的穩(wěn)態(tài)相位差，而沒有頻差存在。這時(shí)我們就稱環(huán)路已被鎖定。</p><p>　　環(huán)路的鎖定狀態(tài)是對(duì)輸入信號(hào)的頻率和相位不變而言的，若環(huán)路輸入的是頻率和相位不斷變化的信號(hào)，而且環(huán)路能使壓控振蕩器的頻率和相位不斷地跟蹤輸入信號(hào)的頻率和相位變化，則這時(shí)環(huán)路所處的狀態(tài)稱為跟蹤狀態(tài)。</p>

35、<p>　　鎖相環(huán)路在鎖定后，不僅能使輸出信號(hào)頻率與輸入信號(hào)頻率嚴(yán)格同步，而且還具有頻率跟蹤特性，所以它在電子技術(shù)的各個(gè)領(lǐng)域中都有著廣泛的應(yīng)用[2]。</p><p><b>　　全數(shù)字鎖相環(huán)的應(yīng)用</b></p><p>　　數(shù)字鎖相環(huán)是一個(gè)半模擬的電路，電路中還應(yīng)用了像電容，RC濾波器，振蕩器等一些模擬器件。而模擬器件的關(guān)鍵參數(shù)是會(huì)因?yàn)槠涞碾x散而改變，并

36、且數(shù)字鎖相環(huán)的中心頻率會(huì)受到內(nèi)部芯片上的電容的影響，所以在應(yīng)用時(shí)還需進(jìn)行調(diào)整。還有器件的老化和溫度都會(huì)影響到數(shù)字鎖相環(huán)的性能。全數(shù)字鎖相環(huán)與舊的數(shù)字鎖相環(huán)相比，可以解決這些模擬電路的問題，因它是全數(shù)字信號(hào)的系統(tǒng)，環(huán)路中只含有了邏輯器件。</p><p>　　全數(shù)字化鎖相環(huán)的共同特點(diǎn)是：</p><p>　?。?）在全數(shù)字鎖相環(huán)路中，因模擬量轉(zhuǎn)變?yōu)榱藬?shù)字量，其所引入的離散控制造成的誤差和量化

37、誤差，只要系統(tǒng)設(shè)計(jì)得當(dāng)，均可以被忽略。</p><p>　?。?）電路完全數(shù)字化，使用邏輯門電路和觸發(fā)器電路組成。因此在系統(tǒng)中只有“截止”和“導(dǎo)通”兩種工作狀態(tài)，使其受到外界和電源干擾的可能性大大減小，這樣電路就比較容易集成，易于制成全集成化的單片全數(shù)字鎖相環(huán)路，系統(tǒng)的可靠性將大大提高。</p><p>　?。?）全數(shù)字鎖相環(huán)路，還緩和甚至消除了模擬鎖相環(huán)路中電壓控制振蕩器（VCO）的非線

38、性，運(yùn)算放大器和鑒相器的零點(diǎn)漂移，環(huán)路中使用晶體管和運(yùn)算放大器后而出現(xiàn)的飽和等對(duì)環(huán)路性能的影響。</p><p>　　（4）數(shù)字鎖相環(huán)路的整個(gè)環(huán)路部件都可以直接用微處理機(jī)來模擬而實(shí)現(xiàn)。</p><p>　　因數(shù)字鎖相環(huán)具有環(huán)路帶寬和中心編程頻率可調(diào)、精度高、易于構(gòu)建高階鎖相環(huán)、不受溫度和電壓影響等優(yōu)點(diǎn)。且隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個(gè)系統(tǒng)集成

39、到一個(gè)芯片上去，構(gòu)成一個(gè)片內(nèi)鎖相環(huán)。因此，數(shù)字鎖相環(huán)已被廣泛應(yīng)用在各個(gè)領(lǐng)域，如無線電電子學(xué)、數(shù)字通信及電力系統(tǒng)自動(dòng)化等。舉個(gè)簡單的例子：例如數(shù)字鎖相環(huán)在頻率合成電路中的應(yīng)用</p><p>　　在現(xiàn)代電子技術(shù)中，為了得到高精度的振蕩頻率，通常采用石英晶體振蕩器。但石英晶體振蕩器的頻率不容易改變，利用鎖相環(huán)、倍頻、分頻等頻率合成技術(shù)，可以獲得多頻率、高穩(wěn)定的振蕩信號(hào)輸出。</p><p>　

40、　輸出信號(hào)頻率比晶振信號(hào)頻率大的稱為鎖相倍頻器電路；輸出信號(hào)頻率比晶振信號(hào)頻率小的稱為鎖相分頻器電路。鎖相倍頻分頻電路組成框圖如圖2.2所示[3]：</p><p>　　圖2.2 鎖相倍頻分頻電路組成框圖</p><p>　　圖中的N表示，當(dāng)N大于1時(shí)，為分頻電路；當(dāng)N小于1時(shí)，為倍頻電路。</p><p>　　全數(shù)字鎖相（ADPLL）環(huán)模塊以及模塊簡介</

41、p><p>　　全數(shù)字鎖相環(huán)（ADPLL）是一個(gè)完全數(shù)字化的系統(tǒng)，系統(tǒng)中只含有邏輯器件組成，且整個(gè)系統(tǒng)中只有數(shù)字的信號(hào)，因此不需要A/D或D/A轉(zhuǎn)換就可直接運(yùn)用到數(shù)字系統(tǒng)中，方便系統(tǒng)集成化。</p><p>　　數(shù)字鎖相環(huán)的一般組成如下圖2.3所示，主要由數(shù)字鑒相器、數(shù)字環(huán)路濾波器、數(shù)字壓控振蕩器三部分組成。</p><p>　　圖2.3 數(shù)字鎖相環(huán)的基本結(jié)構(gòu)</

42、p><p>　　（1）數(shù)字鑒相器（DPD）</p><p>　　數(shù)字鑒相器：當(dāng)輸入脈沖序列的兩個(gè)信號(hào)時(shí)，信號(hào)前沿（或后沿）分別代表各自的相位。比較這兩個(gè)脈沖序列的頻率和相位即可得到與相位差有關(guān)的輸出。數(shù)字鑒相器的形式可分為：觸發(fā)器型數(shù)字鑒相器、奈奎斯特速率取樣鑒相器、過零采樣鑒相器和超前—滯后型數(shù)字鑒相器。</p><p><b>　　觸發(fā)器型數(shù)字鑒相器<

43、;/b></p><p>　　觸發(fā)型數(shù)字鑒相器，一般當(dāng)檢測到輸入信號(hào)正向過零點(diǎn)時(shí)，觸發(fā)器置“1”，而本地參考信號(hào)的正向過零點(diǎn)使觸發(fā)器置“0”復(fù)位。鑒相器可以用門電路來構(gòu)成，門電路有包括或門、異或門、與非門、或非門和異或非門等，也可以直接用觸發(fā)器電路來構(gòu)成。</p><p>　　奈奎斯特速率采樣數(shù)字鑒相器 </p><p>　　奈奎斯特速率采樣數(shù)字鑒相器，是以某

44、一個(gè)固定的頻率基準(zhǔn)作為輸入信號(hào)的采樣脈沖。這時(shí)，采樣頻率必須足夠高，以使采樣后的輸入信號(hào)能依據(jù)奈奎斯特采樣定理再現(xiàn)輸入信號(hào)。</p><p><b>　　過零采樣鑒相器</b></p><p>　　過零型采樣鑒相器有兩種形式：一種是正過零點(diǎn)采樣，這種正過零點(diǎn)取樣鑒相器是所有數(shù)字鑒相器中最簡單的一種，而且易于實(shí)現(xiàn)。另一種形式是雙向過零型鑒相器，即在正、負(fù)過零點(diǎn)都采樣。很

45、顯然雙向過零型采樣鑒相器能夠比單向過零點(diǎn)采樣鑒相器更快的檢測出相位變化。</p><p>　　超前－滯后型數(shù)字鑒相器</p><p>　　超前－滯后型數(shù)字鑒相器的特點(diǎn)是，通過輸入信號(hào)與本地參考信號(hào)（或受控鐘脈沖信號(hào)）之間進(jìn)行相位比較，形成超前或滯后脈沖輸出。超前脈沖意味著本地參考信號(hào)超前于輸入信號(hào)，超前脈沖控制本地估算信號(hào)的相位退后。滯后脈沖則表示本地估算信號(hào)落后于輸入信號(hào)，控制本地參考信

46、號(hào)的相位前移。超前－滯后型數(shù)字鑒相器又可分為積分型和微分型兩種。積分型超前－滯后數(shù)字鑒相器具有優(yōu)良的控干擾性能，但它的結(jié)構(gòu)和硬件實(shí)現(xiàn)很復(fù)雜。而微分型超前－滯后數(shù)字鑒相器結(jié)構(gòu)簡單，硬件實(shí)現(xiàn)比較簡單，但是它的抗干擾能力比較差。</p><p>　?。?）數(shù)字濾波器（DLF）</p><p>　　數(shù)字濾波器：在數(shù)字鎖相環(huán)中使用的數(shù)字環(huán)路濾波器與模擬鎖相環(huán)中使用的環(huán)路濾波器作用是一樣的，都對(duì)噪聲及

47、高頻分量起抑制作用，并且控制著環(huán)路相位校正的速度與精度。選擇適當(dāng)?shù)臑V波器可以改善環(huán)路的性能。因此，合理的設(shè)計(jì)數(shù)字濾波器和選取合適的數(shù)字濾波器結(jié)構(gòu)就能使DPLL滿足所需的系統(tǒng)性能要求。</p><p>　?。?）數(shù)控振蕩器（DCO）</p><p>　　數(shù)控振蕩器：它由頻率穩(wěn)定的信號(hào)鐘、計(jì)數(shù)器與比較器組成，又稱為本地受控時(shí)鐘或本地參考時(shí)鐘信號(hào)。其輸出的是一取樣脈沖序列，脈沖周期受數(shù)字環(huán)路濾波

48、器送來的校正電壓控制。前一個(gè)取樣時(shí)刻的校正電壓將改變下一個(gè)取樣時(shí)刻的脈沖時(shí)間的位置[4]。</p><p>　　數(shù)字鎖相環(huán)的設(shè)計(jì)方案</p><p>　　數(shù)字鎖相環(huán)的設(shè)計(jì)方法及性能要求</p><p>　　數(shù)字鎖相環(huán)DPLL的設(shè)計(jì)方法</p><p>　　數(shù)字鎖相環(huán)的設(shè)計(jì)方法主要有兩種，一是基于中規(guī)模分立元件，二是用EDA方法實(shí)現(xiàn)。后者需通過

49、VHDL硬件描述語言編程，通過MAX＋plus II 軟件進(jìn)行仿真、編譯，最后需將編譯后的軟件下載到可編程芯片CPLD。隨著電子技術(shù)的發(fā)展，后者代表DPLL設(shè)計(jì)的主流方法，因此本文選用該方法設(shè)計(jì)DPLL。</p><p>　　數(shù)字鎖相環(huán)DPLL的性能指標(biāo)</p><p>　　一般地，設(shè)計(jì)出來的數(shù)字鎖相環(huán)應(yīng)具有結(jié)構(gòu)簡潔明了、調(diào)節(jié)參數(shù)方便、工作穩(wěn)定可靠、易于集成化等特點(diǎn)。每個(gè)模塊要有良好的可擴(kuò)

50、展性、可移植性和靈活性，便于設(shè)計(jì)者可根據(jù)系統(tǒng)功能的具體要求修改模塊參數(shù)，方便的調(diào)用和移植到其它的系統(tǒng)中去。</p><p><b>　　數(shù)字鎖相環(huán)設(shè)計(jì)方案</b></p><p>　　在開始做畢業(yè)設(shè)計(jì)之前，先期查找了很多資料，故對(duì)于全數(shù)字鎖相環(huán)的各個(gè)環(huán)節(jié)進(jìn)行了一定的了解，前一章已進(jìn)行了簡單的介紹。數(shù)字鎖相環(huán)的基本結(jié)構(gòu)可分為三個(gè)模塊：數(shù)字鑒相器、數(shù)字濾波器和數(shù)字振蕩器。

51、鑒相器是相位比較裝置，它把輸入信號(hào)ur（t）與數(shù)字振蕩器輸出的信號(hào)uo（t）的相位進(jìn)行比較，產(chǎn)生對(duì)應(yīng)于兩信號(hào)相位差的誤差電壓ud（t）。鑒相器有多種類型，比如乘法鑒相器，EXOR鑒相器（異或門）和JK觸發(fā)型鑒相器等。數(shù)字濾波器在環(huán)路中起到濾除噪聲和高頻分量，更重要的是它對(duì)環(huán)路參數(shù)調(diào)整起到?jīng)Q定性作用。數(shù)字振蕩器根據(jù)不同的輸入，輸出不同的頻率。</p><p>　　根據(jù)設(shè)計(jì)要求，先根據(jù)對(duì)VHDL語言的了解，對(duì)全數(shù)字鎖

52、相環(huán)每個(gè)模塊進(jìn)行VHDL語言的程序設(shè)計(jì)，然后用MAX+plus II軟件來測試并對(duì)各個(gè)模塊仿真編譯，再把各個(gè)模塊聯(lián)系起來用MAX+plus II軟件進(jìn)行總體仿真，從而實(shí)現(xiàn)系統(tǒng)總體功能。經(jīng)多方面考慮，我決定數(shù)字鑒相器由異或門組成，數(shù)字濾波器由變?？赡嬗?jì)數(shù)器（模數(shù)K在一定范圍內(nèi)可自由的設(shè)置）組成，數(shù)控振蕩器由除N計(jì)數(shù)器、除H計(jì)數(shù)器以及加減脈沖控制器三者組成。設(shè)計(jì)方案如框圖3.1 。</p><p>　　圖3.1　全數(shù)

53、字鎖相環(huán)基本結(jié)構(gòu)</p><p>　　設(shè)計(jì)工具及開發(fā)環(huán)境介紹</p><p>　　關(guān)于EDA技術(shù)的概述</p><p>　　電子設(shè)計(jì)自動(dòng)化（EDA ，Electronic Design Automation）是指利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)。EDA技術(shù)是以計(jì)算機(jī)和微電子技術(shù)為先導(dǎo)，匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)?、邏輯學(xué)、微電子工藝與結(jié)構(gòu)學(xué)和計(jì)算數(shù)學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科最新

54、成果的先進(jìn)技術(shù)。</p><p>　　EDA技術(shù)以計(jì)算機(jī)為工具，代替人完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。設(shè)計(jì)人員只需要完成對(duì)系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件進(jìn)行處理，得到設(shè)計(jì)結(jié)果，而且修改設(shè)計(jì)如同修改軟件一樣方便，可以極大地提高設(shè)計(jì)效率。</p><p>　　從20世紀(jì)60年代中期開始，人們就不斷開發(fā)出各種計(jì)算機(jī)輔助設(shè)計(jì)工具來幫助設(shè)計(jì)人員進(jìn)行電子系統(tǒng)的設(shè)計(jì)。電路理論和半導(dǎo)

55、體工藝水平的提高，對(duì)EDA技術(shù)的發(fā)展起了巨大的推進(jìn)作用，使EDA作用范圍從PCB板設(shè)計(jì)延伸到電子線路和集成電路設(shè)計(jì)，直至整個(gè)系統(tǒng)的設(shè)計(jì)，也使IC芯片系統(tǒng)應(yīng)用、電路制作和整個(gè)電子系統(tǒng)生產(chǎn)過程都集成在了一個(gè)環(huán)境之中。根據(jù)電子設(shè)計(jì)技術(shù)的發(fā)展特征，EDA技術(shù)發(fā)展大致分為三個(gè)階段。</p><p>　　第一個(gè)階段為計(jì)算機(jī)輔助設(shè)計(jì)(CAD)階段。20世紀(jì)70年代，隨著新的技術(shù)革命時(shí)期的來臨，中小規(guī)模集成電路的開發(fā)應(yīng)用，因此工

56、程師們開始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)，主要是用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯和PCB布局布線，這就是第一代的EDA工具。這一階段對(duì)應(yīng)于電子設(shè)計(jì)的硬件集成電路設(shè)計(jì)階段。</p><p>　　第二個(gè)階段為計(jì)算機(jī)輔助工程(CAE)階段。到了20世紀(jì)80年代，CAD已不能適應(yīng)電子產(chǎn)品在規(guī)模和制作上的需要，這樣，就產(chǎn)生了第二代的EDA技術(shù)——計(jì)算機(jī)輔助工程。CAE的主要功能是：原理圖輸人、邏輯仿真、電路分析、自動(dòng)布局布線

57、、PCB后分析。與CAD相比，它除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，以實(shí)現(xiàn)工程設(shè)計(jì)。其特點(diǎn)是以軟件工具為核心，通過這些軟件完成產(chǎn)品開發(fā)的設(shè)計(jì)、分析、生產(chǎn)、測試等各項(xiàng)工作。這一階段對(duì)應(yīng)于以μP為核心的軟件編程設(shè)計(jì)階段。</p><p>　　第三個(gè)階段是電子系統(tǒng)設(shè)計(jì)自動(dòng)化(ESDA)階段。盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒有把人們從繁重的設(shè)計(jì)工

58、作中徹底解放出來。在整個(gè)設(shè)計(jì)過程中，自動(dòng)化和智能化程度還不高。各種EDA軟件界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。20世紀(jì)90年代以后，隨著EDA技術(shù)的繼續(xù)發(fā)展，出現(xiàn)了以高級(jí)語言描述、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的第三代EDA技術(shù)——電子系統(tǒng)設(shè)計(jì)自動(dòng)化。它的出現(xiàn)，極大地提高了系統(tǒng)設(shè)計(jì)的效率，使廣大的電子設(shè)計(jì)師開始實(shí)現(xiàn)“概念驅(qū)動(dòng)工程”的夢想。設(shè)計(jì)師們擺脫了大量的輔助設(shè)計(jì)工作，而把精力集中于創(chuàng)造性的方案與概念構(gòu)

59、思上，極大地提高了設(shè)計(jì)效率，縮短了產(chǎn)品的研制周期。這一階段對(duì)應(yīng)于設(shè)計(jì)芯片( ASIC和SOC)的硬件設(shè)計(jì)階段[5]。</p><p>　　可編程邏輯器件CPLD簡介</p><p>　　20世紀(jì)70年代，最早的可編程邏輯器件——PLD誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由軟件完成（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計(jì)比純硬件的數(shù)字電路具有很強(qiáng)的靈活

60、性，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)PLD只能設(shè)計(jì)小規(guī)模電路這一缺陷，20世紀(jì)80年代中期，推出了復(fù)雜可編程邏輯器件——CPLD。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測控設(shè)備等方面。</p><p>　　CPLD具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者得硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較

61、大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。 </p><p>　　FPGA與CPLD的辨別和分類</p><p>　　FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類

62、方法是： </p><p>　　將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 </p><p>　　將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列

63、等。 </p><p>　　盡管FPGA和CPLD都是可編程ASIC器件，有很多共同特點(diǎn)，但由于CPLD和FPGA結(jié)構(gòu)上的差異，具有各自的特點(diǎn)： </p><p>　?。?）CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時(shí)序邏輯。換句話說，F(xiàn)PGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。 </p><p>　?。?）一般

64、情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯。 </p><p>　?。?）在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程；FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程。 </p><p>　?。?）CPLD保密性好，F(xiàn)PGA保密性差。 </p><p>　　

65、（5）CPLD的速度比FPGA快，并且具有較大的時(shí)間可預(yù)測性。這是由于FPGA是門級(jí)編程，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級(jí)編程，并且其邏輯塊之間的互聯(lián)是集總式的。 </p><p>　?。?）CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù)，無需外部存儲(chǔ)器芯片，使用簡單。而FPGA的編程信息需存放在外部存儲(chǔ)器上，使用方法復(fù)雜。</p><

66、;p>　?。?）在編程方式上，CPLD主要是基于E2PROM或FLASH存儲(chǔ)器編程，編程次數(shù)可達(dá)1萬次，優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時(shí)丟失，每次上電時(shí)，需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點(diǎn)是可以編程任意次，可在工作中快速編程，從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 </p><p>　　（8）FP

67、GA的集成度比CPLD高，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。</p><p>　?。?）CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測的，而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。</p><p>　　HDL設(shè)計(jì)語言—VHDL</p><p><b>　　HDL簡介</b></p><p>　　硬件描

68、述語言（Hardware Description Language，HDL）顧名思義，是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。由于集成電路的高速發(fā)展，對(duì)速度、性能、容量、體積、微功等要求也越來越高，又因可編程邏輯器件（CPLD\FPGA）的大量使用，傳統(tǒng)電路設(shè)計(jì)方法的缺點(diǎn)及業(yè)界技術(shù)人員的共同目標(biāo)——尋求新的電路設(shè)計(jì)方法來代替?zhèn)鹘y(tǒng)的電路設(shè)計(jì)方法等多方面因素促使其產(chǎn)生發(fā)展。其具有易于發(fā)現(xiàn)錯(cuò)誤、提高成功率、縮短開發(fā)周期的自頂向下的

69、設(shè)計(jì)方法，有可進(jìn)行多層次的抽象描述和低風(fēng)險(xiǎn)、高效率等優(yōu)點(diǎn)。先如今HDL語言也已有多種語言再被設(shè)計(jì)運(yùn)用，常見的有ABEL語言、AHDL語言、Verilog HDL語言，本設(shè)計(jì)主要運(yùn)用VHDL語言。</p><p>　　VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底，VHDL被IEEE

70、（The Institute of Electrical and Electronics Engineers）和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述諾言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，接口和功能。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分及端口)和內(nèi)部（或稱不

71、可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)[6]。</p><p>　　VHDL系統(tǒng)設(shè)計(jì)的特點(diǎn)</p><p>　　VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。簡要?dú)w納起來，

72、VHDL 語言主要具有以下優(yōu)點(diǎn)： </p><p>　?。?）VHDL 語言功能強(qiáng)大，設(shè)計(jì)靈活</p><p>　　VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語言所不能比擬的。VHDL 語言設(shè)計(jì)方法靈活多樣，

73、既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法；既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。</p><p>　?。?）VHDL 語言具有強(qiáng)大的硬件描述能力 </p><p>　　VHDL 語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL 語言也支持慣性延遲和傳

74、輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。</p><p>　?。?）VHDL 語言的設(shè)計(jì)描述與器件無關(guān) </p><p>　　采用 VHDL 語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)

75、人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。</p><p>　?。?）VHDL 語言具有很強(qiáng)的移植能力 </p><p>　　VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在：對(duì)于同一個(gè)硬件電路的 VHDL 語言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植

76、到另一個(gè)工作平臺(tái)上去執(zhí)行。 </p><p>　?。?）VHDL 語言程序易于共享和復(fù)用 </p><p>　　VHDL 語言采用基于庫（library）的設(shè)計(jì)方法。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊， 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)

77、計(jì)中進(jìn)行復(fù)用。 </p><p>　　由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期[7]。</p><p><b>　　VHDL語言的優(yōu)勢</b></p><p>　?。?）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的

78、行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 </p><p>　?。?）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 </p><p>　　（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解

79、和已有設(shè)計(jì)的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 </p><p>　　（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 </p><p>　　（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)

80、行獨(dú)立的設(shè)計(jì)[8]。</p><p><b>　　VHDL的基本結(jié)構(gòu)</b></p><p>　　VHDL的組成：一個(gè)VHDL設(shè)計(jì)由若干個(gè)VHDL文件構(gòu)成，每個(gè)文件主要包含如下三個(gè)部分中的一個(gè)或全部：</p><p>　?。?）程序包（Package）；</p><p>　?。?）實(shí)體（Entity）；</p>

81、;<p>　?。?）結(jié)構(gòu)體（Architecture）。</p><p>　　其各自作用如圖4.1所示：</p><p>　　圖4.1 VHDL組成示意圖</p><p>　　一個(gè)完整的VHDL設(shè)計(jì)必須包含一個(gè)實(shí)體和一個(gè)與之對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，以說明采用不同方法來描述電路。</p><p>　　1. 程序包

82、（Package）</p><p>　　程序包是用來單純羅列VHDL語言中所要用到的信號(hào)定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等，它是一個(gè)可編譯的設(shè)計(jì)單元，也是庫結(jié)構(gòu)中的一個(gè)層次。要使用程序包時(shí)，可以用USE語句說明。</p><p>　　2.實(shí)體（Entity）</p><p>　　實(shí)體是VHDL設(shè)計(jì)中最基本的模塊，VHDL表達(dá)的所有設(shè)計(jì)均與實(shí)體有

83、關(guān)。設(shè)計(jì)的最頂層是頂層實(shí)體。如果設(shè)計(jì)分層次，那么在頂層實(shí)體中將包含較低級(jí)別的實(shí)體。</p><p>　　實(shí)體中定義了該設(shè)計(jì)所需的輸入/輸出信號(hào)，信號(hào)的輸入/輸出類型被稱為端口模式，同時(shí)實(shí)體中還定義他們的數(shù)據(jù)類型。</p><p>　　3.結(jié)構(gòu)體（Architecture）</p><p>　　結(jié)構(gòu)體是VHDL設(shè)計(jì)中最主要部分，它具體地指明了該基本設(shè)計(jì)單元的行為、元件

84、及內(nèi)部的連接關(guān)系，也就是說它定義了設(shè)計(jì)單元具體的功能。結(jié)構(gòu)體對(duì)其基本設(shè)計(jì)單元的輸入輸出關(guān)系可以用3種方式進(jìn)行描述，即行為描述（基本設(shè)計(jì)單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。不同的描述方式，只體現(xiàn)在描述語句上，而結(jié)構(gòu)體的結(jié)構(gòu)是完全一樣的。</p><p>　　一個(gè)完整的、能被綜合實(shí)現(xiàn)的VHDL設(shè)計(jì)必須有一個(gè)實(shí)體和對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可以對(duì)應(yīng)一個(gè)或多個(gè)結(jié)構(gòu)體，由于結(jié)構(gòu)體是

85、對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面，通常先編譯實(shí)體后才能對(duì)結(jié)構(gòu)體進(jìn)行編譯[9]。</p><p>　　VHDL語言在EDA的應(yīng)用</p><p>　　用EDA工程的方法進(jìn)行現(xiàn)代電子系統(tǒng)設(shè)計(jì)，對(duì)于科研、教學(xué)領(lǐng)域是一門新發(fā)展的工程學(xué)科，對(duì)于信息產(chǎn)業(yè)領(lǐng)域的設(shè)計(jì)企業(yè)、生產(chǎn)企業(yè)是一項(xiàng)先進(jìn)的設(shè)計(jì)和生產(chǎn)技術(shù)。VHDL作為一種數(shù)字電子系統(tǒng)設(shè)計(jì)語言，在集成電路前端設(shè)計(jì)發(fā)揮著十分重要的作用，電子

86、系統(tǒng)設(shè)計(jì)的描述等級(jí)：有行為級(jí)，RTL級(jí)（Register transfer level），邏輯門級(jí)，版圖級(jí)四個(gè)等級(jí)，用VHDL可以描述這四個(gè)等級(jí)[10]。</p><p>　　MAX+ plusⅡ開發(fā)環(huán)境環(huán)境</p><p>　　Altera公司可編程邏輯器件開發(fā)軟件主要有MAX＋plus II和Quartus II，其簡單易學(xué)、易用、可視化、集成化設(shè)計(jì)環(huán)境等優(yōu)點(diǎn)為界內(nèi)所公認(rèn)。</p

87、><p>　　MAX + plusⅡ介紹</p><p>　　MAX＋plus II是美國Altera公司提供自行設(shè)計(jì)的一種軟件工具，其全稱為Multiple Array Matrix and Programmable Logic User System。在Max＋plusⅡ上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)

88、行設(shè)計(jì)輸入、快速處理和器件編程。它具有原理圖輸入，波形輸入和文本輸入（采用硬件描述語言）三種輸入手段，將設(shè)計(jì)電路或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中（如CPLD芯片），做成ASIC芯片。目前MAX＋plus II 是市場上使用最廣的開發(fā)工具軟件之一，而且是一個(gè)功能強(qiáng)大、使用方便的設(shè)計(jì)工具。MAX＋plus II 軟件提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，設(shè)計(jì)者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要使用常用的設(shè)計(jì)輸入方法（如原理圖

89、輸入，HDL和波形輸入）進(jìn)行描述，MAX＋plus II 軟件會(huì)自動(dòng)在計(jì)算機(jī)上把設(shè)計(jì)輸入編譯成最終結(jié)構(gòu)所需要的格式。</p><p>　　MAX + plusⅡ的設(shè)計(jì)輸入方法</p><p>　　MAX＋plusⅡ軟件的設(shè)計(jì)輸入方法有多種，主要包括原理圖設(shè)計(jì)輸入方式、文本設(shè)計(jì)輸入方式、波形設(shè)計(jì)輸入方式、底層設(shè)計(jì)輸入方式等。設(shè)計(jì)人員可以根據(jù)自己的實(shí)際情況靈活選擇使用。</p>

90、<p>　?。?）原理圖設(shè)計(jì)輸入</p><p>　　MAX＋plusⅡ的原理圖設(shè)計(jì)輸入是最為直接的一種設(shè)計(jì)輸入方式，使用這種方式輸入設(shè)計(jì)效率較低，但容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察以及電路的調(diào)整。MAX＋plusⅡ提供了豐富的庫單元供設(shè)計(jì)者調(diào)用，.mf庫幾乎包含了所有的74系列器件，.prim庫提供了數(shù)字電路中所有的分離器件，包括多種特殊的邏輯宏功能和新型的參數(shù)化的兆功能模塊。</p>&l

91、t;p>　　（2）文本設(shè)計(jì)輸入 </p><p>　　MAX＋plusⅡ的文本輸入和編譯系統(tǒng)支持VHDL、Verilog和AHDL（Altera硬件描述語言）編寫的HDL設(shè)計(jì)文件。MAX＋plusⅡCompiler可以對(duì)這些語言表達(dá)的邏輯進(jìn)行綜合，并將其映射到Altera的器件中。采用語言描述設(shè)計(jì)的優(yōu)點(diǎn)是效率較高，信號(hào)觀察也很方便，但語言輸入必須依賴綜合器，只有好的綜合器才能把語言綜合成優(yōu)化的電路。<

92、;/p><p>　?。?）波形設(shè)計(jì)輸入 </p><p>　　MAX＋plusⅡ中提供了直觀的、易于理解的波形輸入方式，可以設(shè)計(jì)組合電路、簡單的時(shí)序電路和狀態(tài)機(jī)。同MAX＋plusⅡ中其他的輸入方式一樣，波形設(shè)計(jì)輸入也可以生成Symbol（原理圖中的元件），為更高一級(jí)設(shè)計(jì)調(diào)用。利用MAX＋plusⅡ的波形編輯器設(shè)計(jì)者還可對(duì)電路進(jìn)行邏輯分析，并查看設(shè)計(jì)的仿真結(jié)果。</p><

93、;p>　?。?）底層設(shè)計(jì)輸入 </p><p>　　MAX＋plusⅡ的底層編輯輸入允許設(shè)計(jì)者觀察所有已分配和未分配的邏輯，任何節(jié)點(diǎn)或引腳都可以被拉到新的位置，可以把邏輯分配給專用引腳和邏輯單元，也可分配給器件中更加合適的區(qū)域[11]。</p><p>　　MAX + plusⅡ應(yīng)用步驟</p><p>　　MAX＋plus II軟件提供了一種與結(jié)構(gòu)無關(guān)的設(shè)

94、計(jì)環(huán)境，設(shè)計(jì)者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要使用常用的設(shè)計(jì)輸入方法（如原理圖輸入，HDL和波形輸入）進(jìn)行描述，MAX＋plus II軟件會(huì)自動(dòng)在計(jì)算機(jī)上把設(shè)計(jì)輸入編譯成最終結(jié)構(gòu)所需要的格式。</p><p>　　MAX＋plus II軟件開發(fā)設(shè)計(jì)流程：</p><p>　　（1）設(shè)計(jì)準(zhǔn)備階段：在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。</p>&

95、lt;p>　?。?）設(shè)計(jì)輸入：根據(jù)軟件的功能，主要可以進(jìn)行三種形式的輸入，原理圖設(shè)計(jì)輸入（.gdf）、文本設(shè)計(jì)輸入（.vdh）和波形設(shè)計(jì)輸入（.wdf）。</p><p>　?。?）編譯項(xiàng)目：對(duì)輸入的項(xiàng)目進(jìn)行編譯，用于檢查設(shè)計(jì)輸入正確與否。</p><p>　?。?）仿真與定時(shí)分析：在設(shè)計(jì)后對(duì)系統(tǒng)和各個(gè)模塊進(jìn)行仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，并進(jìn)行檢驗(yàn)所設(shè)計(jì)的電路功能是否符合設(shè)

96、計(jì)要求。</p><p>　?。?）編程下載：將正確的設(shè)計(jì)通過計(jì)算機(jī)下載到硬件電路上，使其具有與設(shè)計(jì)電路相符的邏輯功能。</p><p>　　（6）系統(tǒng)測試：最后這一步是在硬件上進(jìn)行測試。</p><p>　　設(shè)計(jì)需要經(jīng)過多方面的檢測、修改，任何一件電子產(chǎn)品的設(shè)計(jì)過程都是在一步一步檢測修改中過來的，這也是我此次設(shè)計(jì)需要經(jīng)過的步驟。小小的錯(cuò)誤有時(shí)就會(huì)使軟件無法正常運(yùn)行

97、，所以跟需要我認(rèn)真仔細(xì)。</p><p>　　設(shè)計(jì)流程圖如圖4.2設(shè)計(jì)流程</p><p>　　圖4.2 設(shè)計(jì)過程</p><p>　　MAX＋plus II的整個(gè)工作界面如圖4.3所示</p><p>　　4.3 MAX＋plus II的工作界面</p><p>　　下面簡單介紹一下設(shè)計(jì)輸入步驟：</p&g

98、t;<p>　?。?）新建一個(gè)新項(xiàng)目</p><p>　　在主菜單中，選中File/Project/Name，輸入項(xiàng)目名（鍵入與文件名相同的項(xiàng)目名），點(diǎn)擊OK。 新建項(xiàng)目如圖4.4所示：</p><p>　　圖4.4 新建項(xiàng)目</p><p>　?。?）輸入源文件(圖形、VHDL、AHDL、Verlog和波形輸入方式)</p><

99、p>　　建立一個(gè)新文件，在主菜單中，選中File/New，彈出如圖4.5所示的文件類型選擇對(duì)話框，選中輸入的類型，在下拉菜單中選擇擴(kuò)展名，再點(diǎn)擊OK，則出現(xiàn)一個(gè)無名稱的空白編輯窗口。在窗口中可進(jìn)行輸入。</p><p>　　圖4.5 文件類型選擇對(duì)話框</p><p>　　(Graphic Editor：圖像輸入；Symbol Editor ：符號(hào)輸入；Text Editor：文本輸

100、入； Waveform Editor：波形輸入)</p><p>　?。?）下面介紹一個(gè)文本輸入</p><p>　　根據(jù)上面的方法建立文本編輯文檔，在新的文本編輯文檔中用VHDL編寫元件。其中的元件實(shí)體名必須和項(xiàng)目名稱相同，然后保存，文件名后綴為 .vhd。如圖4.6所示：</p><p>　　圖4.6 編輯文本后保存</p><p>　

101、　（4）保存并檢查源文件</p><p>　　為了保證輸入邏輯的正確性，可將此邏輯文件保存起來并進(jìn)行錯(cuò)誤檢查。步驟如下：選中File/project/ Save & Check，將保存該文件，并檢查文件中的錯(cuò)誤，如果沒有出現(xiàn)錯(cuò)誤，點(diǎn)擊OK，關(guān)閉消息對(duì)話框。如果出現(xiàn)錯(cuò)誤和警告信息，可在消息處理器窗口中點(diǎn)擊Message按鈕選擇一條消息，通過雙擊該條消息來找到消息的產(chǎn)生出，即出錯(cuò)的地方進(jìn)行修改。直到?jīng)]有錯(cuò)誤為

102、止。如圖4.7所示</p><p>　　圖4.7 編輯器窗口及消息處理器窗口</p><p>　　（5）下面介紹波形仿真界面</p><p>　　先為該項(xiàng)目新建一個(gè)Waveform Editor file，點(diǎn)新建后在彈出的對(duì)話框選中Waveform Editor file，如圖4.8所示：</p><p>　　圖4.8 選擇波形編輯文件&l

103、t;/p><p>　　(6)為該圖形仿真文件加入節(jié)點(diǎn)，可以在菜單的Node下選擇“Insert Node”一個(gè)一個(gè)得添加，也可以直接選“Enter Nodes from SNF”直接由電腦一次性添加。添加完節(jié)點(diǎn)后，給各節(jié)點(diǎn)按時(shí)間分別賦值，保存后，點(diǎn)擊按鈕就可以看到運(yùn)行后的波形仿真圖形了。本題的與門波形如圖4.9所示：</p><p>　　圖4.9 波形仿真</p><p&

104、gt;　　有了波形的仿真，就可以看到自己編輯的元件功能是否正確。是否能實(shí)現(xiàn)預(yù)計(jì)的功能。</p><p>　　全數(shù)字鎖相環(huán)電路設(shè)計(jì) </p><p>　　本章對(duì)全數(shù)字鎖相環(huán)進(jìn)行VHDL的設(shè)計(jì)。先對(duì)總的設(shè)計(jì)進(jìn)行設(shè)計(jì)分析，接著對(duì)全數(shù)字鎖相環(huán)的各個(gè)模塊進(jìn)行設(shè)計(jì)仿真。</p><p>　　ADPLL總設(shè)計(jì)框圖</p><p>　　圖5.1 ADPLL

105、設(shè)計(jì)框圖</p><p>　　本設(shè)計(jì)由數(shù)字鑒相器、數(shù)字濾波器和數(shù)控振蕩器三部分組成全數(shù)字鎖相環(huán)的基本模塊。其中數(shù)字鑒相器采用了異或門鑒相器，數(shù)字濾波器采用了變?？赡嬗?jì)數(shù)器構(gòu)成（模數(shù)K可預(yù)置），而數(shù)控振蕩器則由加/減脈沖控制器、除H計(jì)數(shù)器和除N計(jì)數(shù)器三部分構(gòu)成。其設(shè)計(jì)的總結(jié)構(gòu)框圖如圖5.1所示。</p><p>　　在確定了ADPLL的設(shè)計(jì)模塊后，我們就可以依次對(duì)各個(gè)部件進(jìn)行設(shè)計(jì)。</

106、p><p>　　ADPLL各模塊設(shè)計(jì)具體流程</p><p><b>　　數(shù)字鑒相器模塊</b></p><p>　　本次設(shè)計(jì)中鑒相器采用的是異或門鑒相器。異或門鑒相器用于比較輸入信號(hào)u1 與數(shù)控振蕩器輸出信號(hào)u2的相位差，其輸出信號(hào)ud 作為可逆計(jì)數(shù)器的計(jì)數(shù)方向控制信號(hào)，連接到變模可逆計(jì)數(shù)器的ud端。當(dāng)ud 為低電平時(shí)（ u1 和u2 有同極性時(shí)

107、），可逆計(jì)數(shù)器作“加”計(jì)數(shù)。反之，當(dāng)ud 為高電平時(shí)，可逆計(jì)數(shù)器作“減”計(jì)數(shù)。</p><p>　　異或門數(shù)字鑒相器VHDL程序代碼如下：</p><p>　　library ieee; --庫說明</p><p>　　use ieee.std_logic_1164.all; --是用的package即數(shù)據(jù)庫</p><p&

108、gt;　　entity yh is --實(shí)體說明，yh實(shí)體名</p><p>　　port(u1,u2:in std_logic;</p><p>　　ud:out std_logic); -- u1，u2，ud為端口名，in為端口類型（這里是輸入），out為輸出端口，std_logic指的是標(biāo)準(zhǔn)邏輯數(shù)據(jù)類型。</p><p>　　en

109、d entity yh; --結(jié)束實(shí)體</p><p>　　architecture art of yh is --結(jié)構(gòu)體，art為結(jié)構(gòu)體名，yh為上邊實(shí)體名</p><p><b>　　begin</b></p><p>　　ud <=u1 xor u2; --異或</p><p>