基于FPGA的32位五級(jí)流水線(xiàn)CPU的研究與設(shè)計(jì).pdf

1、　　目前,國(guó)內(nèi)大部分高校的計(jì)算機(jī)組成實(shí)驗(yàn)平臺(tái)是純硬件化的,內(nèi)部結(jié)構(gòu)固定,靈活性差,不利于學(xué)生自主創(chuàng)新,大大降低了教學(xué)質(zhì)量。FPGA技術(shù)提供了一個(gè)靈活的設(shè)計(jì)平臺(tái),本論文采用FPGA技術(shù),設(shè)計(jì)了32位五級(jí)流水線(xiàn)CPU,可應(yīng)用于計(jì)算機(jī)組成實(shí)驗(yàn)課程,有助于提高教學(xué)質(zhì)量。
　　論文根據(jù)實(shí)際需要,結(jié)合理論研究,提出了基于 FPGA 的五級(jí)流水線(xiàn) CPU 的總體結(jié)構(gòu)模型,利用DE2開(kāi)發(fā)平臺(tái)完成了32位五級(jí)流水線(xiàn)CPU的設(shè)計(jì)過(guò)程,實(shí)現(xiàn)了取指IF

2、、指令譯碼ID、指令執(zhí)行EXE、存儲(chǔ)MEM和結(jié)果寫(xiě)回WB五個(gè)周期的功能設(shè)計(jì),并專(zhuān)門(mén)設(shè)計(jì)了流水線(xiàn)演示系統(tǒng),通過(guò)對(duì)系統(tǒng)演示效果的分析,驗(yàn)證了CPU設(shè)計(jì)的合理性。
　　論文采用 Verilog HDL 語(yǔ)言,完成了流水線(xiàn) CPU 五個(gè)周期的設(shè)計(jì)。取指周期設(shè)計(jì)了PC寄存器和指令存儲(chǔ)器,實(shí)現(xiàn)了取指令功能；譯碼周期設(shè)計(jì)了控制器CU、寄存器堆等部件,完成了20條指令的譯碼功能；指令執(zhí)行周期主要對(duì)運(yùn)算器ALU的設(shè)計(jì),實(shí)現(xiàn)了對(duì)數(shù)據(jù)的運(yùn)算操作；存儲(chǔ)

3、周期完成了數(shù)據(jù)存儲(chǔ)器的設(shè)計(jì),用于存儲(chǔ)周期的讀寫(xiě)操作；結(jié)果寫(xiě)回周期,通過(guò)設(shè)計(jì)多路器,實(shí)現(xiàn)將正確的結(jié)果寫(xiě)回到目的寄存器中。流水線(xiàn)的設(shè)計(jì),必然帶來(lái)相關(guān)問(wèn)題,含有數(shù)據(jù)相關(guān)、控制相關(guān)和結(jié)構(gòu)相關(guān)。論文重點(diǎn)對(duì)前兩種相關(guān)進(jìn)行了研究與處理,設(shè)計(jì)了內(nèi)部前推方法和暫停流水方法相結(jié)合的策略,解決了流水線(xiàn)數(shù)據(jù)相關(guān)問(wèn)題,采用延遲轉(zhuǎn)移法,解決了流水線(xiàn)控制相關(guān)問(wèn)題。論文設(shè)計(jì)了流水線(xiàn)演示系統(tǒng),實(shí)現(xiàn)了流水線(xiàn)演示及效果分析的功能。
　　最后,編寫(xiě)了測(cè)試程序,在 FP