10位200MSPS流水線DAC的研究和設(shè)計(jì).pdf

1、數(shù)字模擬轉(zhuǎn)換器(Digital-Analog Converter，DAC)在數(shù)?；旌舷到y(tǒng)，如圖像信號(hào)處理系統(tǒng)、有線與無線通信系統(tǒng)中有著廣泛的應(yīng)用。數(shù)字技術(shù)的快速發(fā)展，也對(duì)DAC提出了更高的要求，高速高精度、低壓低功耗是DAC的發(fā)展方向。
　　通過閱讀大量文獻(xiàn)，較為全面地概括了DAC的國內(nèi)外動(dòng)態(tài)?？偨Y(jié)了DAC的基本原理和參數(shù)，分析了幾種典型的DAC結(jié)構(gòu)，比較了各種典型結(jié)構(gòu)的優(yōu)缺點(diǎn)，根據(jù)指標(biāo)要求確定了采用流水線(Pipeline)DA

2、C進(jìn)行設(shè)計(jì)。
　　基于開關(guān)電容技術(shù)，流水線DAC根據(jù)輸入數(shù)字碼存儲(chǔ)電荷，利用多相不交迭時(shí)鐘控制相鄰的采樣電容進(jìn)行電荷重分配實(shí)現(xiàn)了高低位的加權(quán)求和，并將計(jì)算結(jié)果依次向高位傳遞，并轉(zhuǎn)化為電壓輸出。整個(gè)DAC由采樣電容陣列、輸入時(shí)序調(diào)整、輸出緩沖和多相時(shí)鐘生成等模塊組成。
　　分析了影響輸出精度和速度的主要非理想因素后，進(jìn)行了三項(xiàng)探索性的研究開發(fā)和分析討論。為了提高線性度，改進(jìn)了采樣電容陣列的結(jié)構(gòu)，增加了常開常閉的dummy管陣列

3、，減小了寄生電容的影響；為了提高高頻輸入下的SFDR，在輸出緩沖模塊中增加了保持周期，實(shí)現(xiàn)了不歸零(NRZ)的DAC；采用延遲鎖相環(huán)(DDL)實(shí)現(xiàn)了多相不交迭時(shí)鐘，可以與其他電路共用一個(gè)時(shí)鐘模塊。在此基礎(chǔ)上，通過分析綜合，實(shí)現(xiàn)了10位200MS/s的流水線DAC。
　　在TSMC0.25μm CMOS工藝模型下，該DAC的仿真結(jié)果表明：微分非線性(DNL)小于0.25LSB，積分非線性(INL)小于0.8LSB，在0～0.5fs范