雷達(dá)信號處理在FPGA中的IP核設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著雷達(dá)信號處理技術(shù)的不斷發(fā)展，通用化、系統(tǒng)化、模塊化的設(shè)計(jì)標(biāo)準(zhǔn)日益受到人們的重視，而FPGA和可復(fù)用IP核技術(shù)的發(fā)展使之成為可能。文中從三個(gè)方面進(jìn)行IP內(nèi)核的開發(fā)，一是采用硬件描述語言實(shí)現(xiàn)雷達(dá)信號處理IP核設(shè)計(jì)；二是在SOPC設(shè)計(jì)思想的指導(dǎo)下，結(jié)合FPGA中提供的嵌入式處理器PowerPC，實(shí)現(xiàn)小型實(shí)時(shí)信號處理單元的設(shè)計(jì)；三是利用Xilinx公司推出的System Generator工具集，實(shí)現(xiàn)DDS模塊設(shè)計(jì)。其中重點(diǎn)是對雷達(dá)信號處理

2、IP核的設(shè)計(jì)。
　　 結(jié)合脈沖壓縮多普勒雷達(dá)信號處理流程，文中主要對自適應(yīng)波束形成、數(shù)字下變頻和脈沖壓縮三種雷達(dá)信號處理算法進(jìn)行IP核設(shè)計(jì)。自適應(yīng)波束形成模塊采用浮點(diǎn)脈動陣結(jié)構(gòu)實(shí)現(xiàn)，該結(jié)構(gòu)從兩個(gè)方面進(jìn)行設(shè)計(jì)，一方面是自定義浮點(diǎn)格式及該格式下的浮點(diǎn)運(yùn)算單元的設(shè)計(jì)；另一方面是對現(xiàn)有脈動陣結(jié)構(gòu)的優(yōu)化改進(jìn)，并在硬件上進(jìn)行了實(shí)現(xiàn)。
　　 結(jié)合項(xiàng)目需求，文中采用低通濾波法設(shè)計(jì)了數(shù)字下變頻模塊，提出了采用RAM資源設(shè)計(jì)的濾波器實(shí)現(xiàn)方法