雷達(dá)信號處理關(guān)鍵IP核設(shè)計(jì)與實(shí)現(xiàn).pdf

1、雷達(dá)信號處理器是雷達(dá)系統(tǒng)的重要組成部分，雷達(dá)系統(tǒng)的發(fā)展越來越依賴?yán)走_(dá)信號處理器的性能的提升。數(shù)字技術(shù)和超大規(guī)模集成電路的發(fā)展使得雷達(dá)信號處理器的數(shù)據(jù)處理速度和可靠性等性能得到了提高。雷達(dá)信號處理器的ASIC實(shí)現(xiàn)使其易于實(shí)現(xiàn)批量化生產(chǎn)，從而降低成本；同時(shí)，時(shí)鐘頻率相對于雷達(dá)信號處理的FPGA實(shí)現(xiàn)得到了提高，因此，有必要對雷達(dá)信號處理器的專用芯片實(shí)現(xiàn)進(jìn)行研究以完成雷達(dá)信號處理器專用芯片的設(shè)計(jì)。
　　FFT處理器是雷達(dá)信號處理器的核心部

2、件，由于在雷達(dá)信號處理的ASIC實(shí)現(xiàn)中，無法調(diào)用FFT處理器IP核，因此設(shè)計(jì)一款FFT處理器IP核也是極其關(guān)鍵的。
　　本文基于雷達(dá)信號處理以及數(shù)字信號處理的理論，研究了雷達(dá)信號處理中各個(gè)處理步驟的算法，并重點(diǎn)研究了按時(shí)間抽選的基-2 FFT算法。根據(jù)各自的算法，完成了雷達(dá)信號處理中脈沖壓縮模塊、運(yùn)動(dòng)目標(biāo)檢測模塊以及截位模塊的ASIC前端設(shè)計(jì)以及基于基-2算法的8-1024點(diǎn)可變點(diǎn)流水線型FFT處理器的ASIC前端設(shè)計(jì)。