基于FPGA的雷達(dá)信號處理設(shè)計與實(shí)現(xiàn).pdf

1、雷達(dá)信號處理是高速實(shí)時信號處理中的一個方向，雷達(dá)信號處理系統(tǒng)基本要求包括：性能穩(wěn)定、處理速度快、處理容量大、實(shí)時性強(qiáng)以及可靠性優(yōu)越等。如何設(shè)計一個好的處理系統(tǒng)顯得十分重要。隨著數(shù)字信號處理和先進(jìn)算法的發(fā)展，基于FPGA和DSP的實(shí)時信號處理系統(tǒng)正是適用于高速雷達(dá)信號的處理。
　　本文介紹了如何利用ADC、FPGA和DSP來搭建一個優(yōu)越的實(shí)時信號處理系統(tǒng)，并設(shè)計了一套優(yōu)秀的雷達(dá)信號預(yù)處理算法。具體工作包括：
　　1)介紹搭建實(shí)

2、時信號處理系統(tǒng)的原理，以及對于處理板器件的選型做了詳細(xì)分析。
　　2)通過采樣定理，說明 ADC的工作原理。根據(jù)AD9650的結(jié)構(gòu)，設(shè)計信號采集卡，實(shí)際測試并分析采集卡性能，采集卡達(dá)到設(shè)計要求。
　　3)設(shè)計雷達(dá)信號預(yù)處理算法，對于每一階段算法的原理做了詳細(xì)分析，包括：數(shù)字混頻、低通濾波、信號抽取、匹配濾波和相參積累。依據(jù)算法原理，在FPGA中設(shè)計實(shí)現(xiàn)預(yù)處理算法功能，并將實(shí)際工作結(jié)果與Matlab仿真效果做對比，算法可行，達(dá)

3、到處理要求。
　　4)根據(jù)SRIO協(xié)議架構(gòu)，在FPGA中設(shè)計SRIO，實(shí)現(xiàn)FPGA和DSP高速實(shí)時數(shù)據(jù)傳輸。
　　5)介紹了其他一些重要設(shè)計，包括處理板上電時序、時鐘分配、FPGA接口劃分等必要工作。
　　本設(shè)計中 FPGA承擔(dān)了信號處理部分，包括相參處理等算法，提高了實(shí)時處理速度，算法并不局限于DSP實(shí)現(xiàn)；FPGA中的時序和伺服控制部分，通過DSP實(shí)現(xiàn)脈沖延遲、波門寬度和伺服步數(shù)等控制，方便實(shí)現(xiàn)，大大減少了調(diào)試時間，