雷達(dá)信號(hào)處理關(guān)鍵IP核的FPGA實(shí)現(xiàn)與驗(yàn)證.pdf

1、在目前的系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)與實(shí)現(xiàn)中，驗(yàn)證工作平均要占到整個(gè)設(shè)計(jì)工作量的60％～80％，隨著設(shè)計(jì)復(fù)雜度的提高，驗(yàn)證復(fù)雜性及工作量還會(huì)進(jìn)一步提升。驗(yàn)證已經(jīng)成為SoC設(shè)計(jì)過(guò)程中最耗時(shí)耗力的一項(xiàng)工作，為了縮短產(chǎn)品上市時(shí)間，提高驗(yàn)證效率，對(duì)SoC的驗(yàn)證提出了更高的要求，基于現(xiàn)場(chǎng)可編程門陣列(FPGA)的原型驗(yàn)證為SoC驗(yàn)證提供了一種方法，并憑借其優(yōu)勢(shì)成為SoC設(shè)計(jì)及實(shí)現(xiàn)中常用的驗(yàn)證手段。
　　本文主要采用軟硬件結(jié)合的方法，針對(duì)脈沖多普

2、勒(PD）雷達(dá)信號(hào)處理器中的數(shù)字下變頻(DDC)和脈沖壓縮(PC)模塊進(jìn)行驗(yàn)證，為雷達(dá)信號(hào)處理器的SoC實(shí)現(xiàn)提供指導(dǎo)性意見，主要工作如下:
　　1、根據(jù)項(xiàng)目中的雷達(dá)系統(tǒng)指標(biāo)計(jì)算出雷達(dá)信號(hào)處理各個(gè)模塊的主要性能參數(shù)要求，制定出DDC和PC的設(shè)計(jì)和驗(yàn)證方案。
　　2、根據(jù)雷達(dá)信號(hào)處理靈活性的要求，結(jié)合DDC基本理論和有限狀態(tài)機(jī)技術(shù)，設(shè)計(jì)出濾波系數(shù)、濾波階數(shù)和抽取倍數(shù)可配置的DDC，其中抽取倍數(shù)1～7可配置，濾波階數(shù)7～31可配置

3、。PC分別由預(yù)處理模塊、輸入選擇模塊、快速傅里葉變換(FFT)處理模塊、輸出模塊、匹配濾波模塊和截位模塊構(gòu)成，采用單路徑延遲反饋(SDF)結(jié)構(gòu)的雙輸入輸出FFT處理器實(shí)現(xiàn)其中的FFT處理模塊，完成其寄存器傳輸級(jí)(RTL)代碼設(shè)計(jì)。
　　3、對(duì)所設(shè)計(jì)DDC和PC的代碼進(jìn)行修改，并保證代碼修改前后功能一致，在Xilinx公司的Zynq XC7Z020-1 CLG484C上實(shí)現(xiàn)其原型。對(duì)于DDC，首先，用modelsim驗(yàn)證了其奇偶模塊

4、功能、配置階數(shù)分別為15和31的FIR模塊功能以及1～7倍抽取功能;其次，以濾波階數(shù)為31、抽取倍數(shù)為8的DDC為例，采用線性調(diào)頻信號(hào)作為輸入，給出MATLAB仿真結(jié)果、modelsim仿真結(jié)果和FPGA運(yùn)行結(jié)果，通過(guò)這三者的比對(duì)驗(yàn)證其功能。對(duì)于PC，F(xiàn)FT模塊是其關(guān)鍵模塊，整體PC的性能和面積均取決于此，首先，以4096點(diǎn)FFT為例，把MATLAB的計(jì)算結(jié)果和FPGA實(shí)際運(yùn)行結(jié)果作比對(duì)，分析誤差后得出其功能正確。其次，對(duì)PC在MATL