Webit System中多處理器IP核設計及FPGA實現(xiàn).pdf

1、隨著技術(shù)的不斷進步，材料的物理性能限制了時鐘頻率和芯片集成度的進一步提高，使得通過這兩種方式來提高單核處理器性能已非常困難。為了設計更高性能的處理器以滿足用戶對速度的需求，一種新的提高處理器性能的單片多處理器CMP結(jié)構(gòu)計算機受到研究人員的重視。
　　 本文基于CMP架構(gòu)思想設計了一款多核處理器：WebitSystem處理器，旨在實現(xiàn)一款CMP結(jié)構(gòu)的處理器并測試系統(tǒng)的性能，以驗證通過CMP結(jié)構(gòu)來提高計算機處理能力的可行性。系統(tǒng)內(nèi)集

2、成了四個處理器核，處理器間設計了交換控制模塊，以提高各處理器間的通信速度。處理器間互聯(lián)拓撲結(jié)構(gòu)采用二叉胖樹結(jié)構(gòu)。各處理器通過共享總線訪問外部存儲器。系統(tǒng)為每個處理器設計了段寄存器，使用段寄存器加偏移量的方式來對外存尋址，尋址空間1MBytes。為了減少各處理器頻繁競爭使用總線訪問外存帶來的延遲，提高處理器的利用率，在每個處理器核上設計了一個容量為1KBytes的Cache，并針對系統(tǒng)的結(jié)構(gòu)特性設計了Cache一致性替換策略。
　　

3、 本文采用VHDL語言完成對該多核處理器的描述，綜合后的處理器設計下載到Xilinx公司的FPGA芯片XC3S500E中進行測試。多核處理器內(nèi)部采用了MC8051IP核，裁減并修改了IP核內(nèi)部處理器部分的設計。處理器運行修改過的RMX操作系統(tǒng)，經(jīng)測試比較，WebitSystem處理器核的處理能力大約是MC8051IP核的2.15倍。
　　 WebitSystem處理器核的特點在于多處理器并行執(zhí)行，在操作系統(tǒng)管理下，每個處理器可