一種應(yīng)用于TDC的低抖動(dòng)多相高頻時(shí)鐘產(chǎn)生電路設(shè)計(jì).pdf

1、隨著系統(tǒng)芯片規(guī)模的不斷擴(kuò)大，特征尺寸的縮小，芯片工作頻率越來越高，基于環(huán)形振蕩器的高頻時(shí)鐘產(chǎn)生電路，具有片上集成、多相位輸出和結(jié)構(gòu)簡(jiǎn)單等諸多優(yōu)點(diǎn)。但在傳統(tǒng)的時(shí)間數(shù)字轉(zhuǎn)換電路(Time-to-Digital Converter，TDC)中，時(shí)鐘頻率隨制造工藝、電源和溫度的變化，以及隨機(jī)抖動(dòng)將直接制約TDC精度與分辨率性能的改善，因此基于溫度補(bǔ)償架構(gòu)所實(shí)現(xiàn)的多相移時(shí)鐘產(chǎn)生電路已無法滿足TDC計(jì)數(shù)的根本需求。
　　為了改善時(shí)鐘的動(dòng)態(tài)性能

2、，本文主要針對(duì)閉環(huán)的鎖頻環(huán)(Frequency Locked Loop，F(xiàn)LL)和鎖相環(huán)(Phase Locked Loop，PLL)系統(tǒng)架構(gòu)進(jìn)行對(duì)比驗(yàn)證，詳細(xì)闡述了反饋系統(tǒng)的工作原理，并重點(diǎn)針對(duì)環(huán)路穩(wěn)定性和噪聲性能進(jìn)行建模分析。在FLL系統(tǒng)中基于電荷共享技術(shù)和窄脈沖產(chǎn)生邏輯構(gòu)成的頻率電壓轉(zhuǎn)換電路，通過采樣輸出頻率實(shí)現(xiàn)電壓的轉(zhuǎn)換，在誤差放大器的輸入端與輸入轉(zhuǎn)換電壓進(jìn)行比較，利用該誤差量動(dòng)態(tài)調(diào)節(jié)振蕩器的輸出頻率，跟隨參考頻率的變化。在PL

3、L系統(tǒng)中采用一種改進(jìn)的鑒頻鑒相器結(jié)構(gòu)，同時(shí)基于反饋補(bǔ)償方式的電荷泵架構(gòu)能夠有效提高電流的匹配精度，分頻器則采用基于真單相時(shí)鐘的D觸發(fā)器結(jié)構(gòu)構(gòu)成，具有低功耗和強(qiáng)抗電源噪聲特點(diǎn)。
　　基于TSMC0.35μm CMOS工藝，在Cadence平臺(tái)下完成了電路的前后仿真驗(yàn)證和系統(tǒng)版圖設(shè)計(jì)。芯片的測(cè)試結(jié)果表明，在FLL系統(tǒng)中頻率跟隨過程近似存在7.4MHz的固有偏差，在典型頻率180MHz下，均方根抖動(dòng)近似38.68ps(@55μs)，相位