用于高精度多相時鐘數(shù)字系統(tǒng)的雙環(huán)DLL電路設(shè)計(jì)與仿真.pdf

1、隨著SOC技術(shù)、IP技術(shù)的發(fā)展,鎖相技術(shù)在無線通信和微處理器電路中作為時鐘電路應(yīng)用廣泛.鎖相技術(shù)包括基于壓控振蕩器的PLL鎖相環(huán)路和一種新的基于壓控延遲線的延遲鎖相環(huán)路DLL.與熟知的PLL相比,DLL電路具有濾波電路結(jié)構(gòu)簡單,實(shí)現(xiàn)方法靈活,抗抖動能力強(qiáng),進(jìn)入鎖定狀態(tài)快,時鐘定位準(zhǔn)確的特點(diǎn),更適合應(yīng)用于高精度數(shù)字系統(tǒng)設(shè)計(jì),是目前ASIC設(shè)計(jì)研究的熱點(diǎn)課題之一.該論文在分析研究大量國內(nèi)外技術(shù)文獻(xiàn)的基礎(chǔ)上,總結(jié)了鎖相技術(shù)的發(fā)展現(xiàn)狀與技術(shù)水平

2、.認(rèn)真分析了DLL電路的模塊結(jié)構(gòu)和基本原理,深入闡述了DLL電路的有關(guān)結(jié)構(gòu)和特性,設(shè)計(jì)了一種可用于高精度多相時鐘數(shù)字系統(tǒng)的雙環(huán)DLL(延遲鎖相環(huán))電路.所設(shè)計(jì)的DLL環(huán)路可以對203MHz~1.2GHz(周期為0.83ns~4.92ns)的時鐘信號進(jìn)行相位鎖定.論文根據(jù)CMOS工藝的特點(diǎn)和要求,在對CMOS反相器、2-4輸入與非門、3輸入或非門等邏輯門電路;CMOS模擬開關(guān)(傳輸門)、NMOS恒流源、PMOS恒流源等電路模擬仿真的基礎(chǔ)上

3、,對雙環(huán)DLL電路的各個模塊的內(nèi)部電路結(jié)構(gòu)進(jìn)行了分析討論,并對第一環(huán)路的延時單元、3-8數(shù)據(jù)選擇器、A/D轉(zhuǎn)換器;第二環(huán)路的壓控延遲線、鑒相器等模塊進(jìn)行了集成設(shè)計(jì).利用MOSIS的MOS管模型參數(shù)和ORCAD/PSPICE9仿真環(huán)境,采用TSMC 0.25um CMOS工藝,對所設(shè)計(jì)的雙環(huán)DLL環(huán)路及各個主要模塊進(jìn)行了設(shè)計(jì)仿真.在以上這些集成電路的設(shè)計(jì)過程中,分析了其性能特點(diǎn)和時序邏輯關(guān)系,考慮了對稱設(shè)計(jì).并深入討論了壓控延遲線的延時特