基于DLL技術(shù)的多相時(shí)鐘設(shè)計(jì).pdf

1、集成電路技術(shù)的提高以及人們對(duì)于新科技產(chǎn)品的需求越來越多，尤其是在對(duì)電子產(chǎn)品處理速度上的追求。在國內(nèi)數(shù)字檢測器的發(fā)展比較緩慢，其原因?yàn)閲鴥?nèi)超高速ADC的技術(shù)還不成熟，對(duì)于分時(shí)采樣結(jié)構(gòu)的超高速ADC，多相時(shí)鐘是其中較為重要的一個(gè)部件。本課題就是用抖動(dòng)小、系統(tǒng)穩(wěn)定、鎖定時(shí)間快的DLL結(jié)構(gòu)作為多相時(shí)鐘。本課題采用Cadence仿真軟件，用標(biāo)準(zhǔn)CMOS0.18um工藝庫進(jìn)行設(shè)計(jì)。
　　 本文首先研究了多相時(shí)鐘的構(gòu)成，主要包括鎖相環(huán)、延時(shí)鎖

2、相環(huán)，而鎖相環(huán)和延時(shí)鎖相環(huán)又分為了模擬和數(shù)字兩類，本文詳細(xì)的介紹和對(duì)比了它們的應(yīng)用以及優(yōu)缺點(diǎn)，并根據(jù)數(shù)學(xué)模型分析了鎖相環(huán)和延時(shí)鎖相環(huán)的系統(tǒng)穩(wěn)定性，介紹了相位噪聲來源和抑制相位噪聲的辦法。然后本文根據(jù)設(shè)計(jì)指標(biāo)設(shè)計(jì)出了一個(gè)輸出8個(gè)相位數(shù)的多相時(shí)鐘，本文所設(shè)計(jì)的多相時(shí)鐘采用了數(shù)?；旌想娐愤M(jìn)行設(shè)計(jì)，結(jié)合了數(shù)字電路和模擬電路的優(yōu)點(diǎn)。由于延遲鎖相環(huán)具有系統(tǒng)穩(wěn)定、抖動(dòng)小、鎖定時(shí)間快等優(yōu)點(diǎn)，因此本文所設(shè)計(jì)的多相時(shí)鐘是基于DLL系統(tǒng)改進(jìn)的。為了減弱電源噪

3、聲的影響，得到更精確的時(shí)鐘信號(hào)，本設(shè)計(jì)采用的是全差分結(jié)構(gòu)。在壓控延遲線中，采用CML差分結(jié)構(gòu)，它的線性度和抑制電源噪聲的性能都得到了很大提高。而鑒相器使用了雙邊沿?cái)?shù)字鑒頻鑒相器，它鎖定時(shí)間快，且緩解了傳統(tǒng)鑒相器存在死區(qū)的問題。電荷泵部分主要針對(duì)傳統(tǒng)電荷泵電流不匹配、電荷共享等問題進(jìn)行了改進(jìn)，緩解了電荷泵的這些問題。
　　 結(jié)合上述所說的延遲鎖相環(huán)結(jié)構(gòu)，該多相時(shí)鐘基于TSMC0.18um CMOS工藝，電源電壓為1.8V，輸入信號(hào)