基于28nm工藝低電壓SRAM單元電路設計.pdf

1、為了滿足人們對高性能電子產(chǎn)品日益增長的需求和降低產(chǎn)品的成本達到利益的最大化，半導體的制造工藝節(jié)點在持續(xù)的縮小，推動集成電路進入后摩爾時代。近年來SOC（片上系統(tǒng)）技術逐漸成為IC設計業(yè)界的焦點，SRAM（靜態(tài)隨機存取存儲器）作為其必不可少的一部分被集成到SOC芯片中，由于高性能SRAM存儲器存在著不可或缺的應用，一直是工業(yè)界和學術界研究的熱點。SRAM存儲器主要包括存儲陣列，靈敏放大器，時序控制電路，譯碼電路和輸入輸出驅(qū)動模塊。其中，存

2、儲陣列占據(jù)著整個存儲系統(tǒng)的大部分面積，其性能的優(yōu)劣直接影響著SRAM存儲系統(tǒng)的性能。
　　隨著工藝節(jié)點和電源電壓的下降，器件的閾值電壓越來越小，另外，相鄰晶體管之間閾值電壓的不匹配也越來越明顯，導致SRAM存儲單元的魯棒性越來越差。存儲單元在工作時，讀破壞，半選單元讀破壞越來越頻繁，寫能力也越來越弱，甚至出現(xiàn)讀寫錯誤。SRAM存儲系統(tǒng)的功耗大部分來自單元操作時的動態(tài)功耗和休眠狀態(tài)時的靜態(tài)功耗，隨著工藝節(jié)點的縮小，芯片的靜態(tài)功耗將會

3、越來越大，甚至超過動態(tài)功耗成為芯片的主要功耗。電壓的下降可以顯著地降低靜態(tài)功耗和二次方形式的降低動態(tài)功耗，低電壓下SRAM的設計越來越普遍，在保證單元性能的前提下，可以很好的延長便攜式設備的電池壽命。但低電壓下，SRAM單元的性能進一步的惡化，如速度的下降，穩(wěn)定性的惡化，錯誤率的飆升等;這些，使得傳統(tǒng)SRAM單元越來越不能滿足我們的需求。
　　本文首先分析研究了SRAM存儲系統(tǒng)的重要性及先進工藝下SRAM單元性能面臨的各種挑戰(zhàn)。其

4、次在分析傳統(tǒng)SRAM存儲單元工作原理的基礎上，采用VTC蝴蝶曲線，字線電壓驅(qū)動，位線電壓驅(qū)動和N曲線方法衡量了其靜態(tài)噪聲容限。在這種背景下，分析研究了前人提出的多種單元優(yōu)化方法。這些設計方法，大部分僅僅優(yōu)化了單元讀、寫一方面的性能，另一方面保持不變或者有惡化的趨勢;單端讀寫單元往往惡化了讀寫速度，并使靈敏放大器的設計面臨挑戰(zhàn);輔助電路的設計，往往會使SRAM的設計復雜化。
　　為了使SRAM存儲單元的性能得到整體的提升，本文提出了

5、讀寫裕度同時提升的新型10T SARM單元電路結(jié)構，可以很大程度上抑制傳統(tǒng)6T存儲單元讀操作時“0”節(jié)點的分壓問題，提高SRAM存儲單元的讀靜態(tài)噪聲容限(RSNM)，進而提升SRAM存儲單元的讀穩(wěn)定性。在寫操作時，用位線電壓提供交叉耦合反相器的電源電壓，降低了單元維持“1”的能力和一邊反相器的翻轉(zhuǎn)點，這樣可以很大程度的提高SRAM存儲單元的寫裕度(WM)。同時，可以優(yōu)化SRAM存儲單元的抗PVT波動能力，并且可以降低SRAM存儲單元的最