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文檔簡介
1、隨著晶體管特征尺寸不斷減小，芯片規(guī)模和工作頻率逐漸提高，時序收斂成為數(shù)字集成電路設計中的重點和難點。在數(shù)字電路中，時鐘信號占據(jù)著重要地位，所有的數(shù)據(jù)都是根據(jù)時鐘信號來傳輸?shù)模菙?shù)據(jù)傳輸?shù)幕鶞?，對芯片的功能、性能以及穩(wěn)定性有著重要的影響，所以時鐘網(wǎng)絡的設計在數(shù)字芯片設計過程中受到了廣泛的關注。時鐘樹綜合(Clock Tree Synthesis，CTS)是數(shù)字集成電路物理實現(xiàn)過程中的關鍵組成部分之一，其主要目標就是最小化時鐘偏移(clo
2、ck skew)，滿足時序收斂要求，同時盡可能的減少時鐘插入延遲和驅(qū)動器數(shù)目,提高時鐘樹性能。在數(shù)字芯片中，時鐘樹性能的好壞直接影響整個芯片的面積、功耗以及成本。
本文基于UMC28nm工藝的數(shù)字ASIC芯片，使用Cadence公司的SoC Encounter工具完成布局布線工作，提出了一種有效的時鐘樹綜合策略，芯片規(guī)模約230萬門，最高時鐘頻率為836MHz。本文根據(jù)ASIC芯片的要求，設計了一種布圖規(guī)劃方案，從布局結果可以
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