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1、隨著集成電路設(shè)計(jì)方法學(xué)的發(fā)展，ASIC芯片設(shè)計(jì)水平得到了很大程度的提高，ASIC設(shè)計(jì)進(jìn)入了以超深亞微米工藝為支撐的SoC時(shí)代。然而，超深亞微米工藝的引入以及系統(tǒng)芯片所具有的規(guī)模大、復(fù)雜度高、系統(tǒng)時(shí)鐘頻率快等特點(diǎn)，對(duì)傳統(tǒng)的集成電路設(shè)計(jì)方法提出了嚴(yán)峻的挑戰(zhàn)。采用傳統(tǒng)的展平式(flat)版圖設(shè)計(jì)方式來(lái)設(shè)計(jì)SoC芯片會(huì)導(dǎo)致工具處理能力嚴(yán)重不足、運(yùn)行時(shí)間非常長(zhǎng)，因此flat設(shè)計(jì)方式已經(jīng)難以適用于系統(tǒng)芯片的設(shè)計(jì)，從而業(yè)界開(kāi)發(fā)出了層次化(hierar
2、chical)設(shè)計(jì)方式的版圖設(shè)計(jì)方法。
本文介紹了基于層次化設(shè)計(jì)方法的ASIC芯片后端設(shè)計(jì)流程。深入研究了布局規(guī)劃、電源網(wǎng)絡(luò)分配、時(shí)鐘樹(shù)綜合、詳細(xì)布線以及物理驗(yàn)證等后端設(shè)計(jì)關(guān)鍵技術(shù)。在這些技術(shù)基礎(chǔ)上，結(jié)合SMIC的0.13μm工藝及Cadence公司的SoC Encounter自動(dòng)布局布線工具，完成了一款500多萬(wàn)門的雷達(dá)芯片的后端設(shè)計(jì)。芯片的主要指標(biāo)：(1)內(nèi)部處理速度：250 MHz，I/O：125 MHz；(2)核心電壓
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