基于SOC ENCOUNTER的百萬門級ASIC后端設計.pdf

1、如今在設計到市場時間（TTM）日益縮短的芯片競爭格局中，傳統(tǒng)的基于管級（transistor-level）全定制（full custom）ASIC芯片已經遠遠滿足不了需求，基于門級（gate-level）的半定制設計則全面形成主流，而后端設計作為半定制設計的重要革新環(huán)節(jié)，逐漸成為各大公司重點研究的課題。
　　在深亞微米的后端設計領域，所面臨的諸多問題和挑戰(zhàn)越來越嚴重：
　　隨著規(guī)模增加，直接帶來的結果就是運行時間（run-t

2、ime）的急劇膨脹，極大地影響了設計流程的迭代效率。
　　隨著線寬的縮小，互聯(lián)線的噪聲干擾已不單純影響部分信號的傳輸質量，而是影響到芯片的整體工作速度甚至功能的正確與否。
　　隨著電壓降低，所帶來的電壓降（IR-Drop）問題將嚴重影響芯片的工作性能。
　　線寬減小的作用下，可制造設計（DFM）也直接影響著芯片的成品率。
　　本文研究一款規(guī)模為120萬門，速度工作在100MHz，工藝節(jié)點基于臺積電0.18um的A