應用于SoC的頻率綜合器的ASIC設(shè)計.pdf

1、本文根據(jù)閱讀器芯片的總體要求，基于SMIC0.18μm CMOS工藝庫，完成了兩種數(shù)字頻率合成器的ASIC設(shè)計。其中一種是基于ROM結(jié)構(gòu)的直接數(shù)字頻率合成器(Direct Digital Synthesizer，DDS)；另一種是全數(shù)字鎖相環(huán)(All-DigitalPLL，ADPLL)。在DDS芯片設(shè)計中，分析了DDS具體應用要求，確定了DDS的系統(tǒng)結(jié)構(gòu)和性能參數(shù)，完成了具體子模塊的電路設(shè)計。其中累加器采用進位鏈和流水線相結(jié)合的方式，提

2、高了工作頻率的同時降低了資源占用率；ROM模塊應用以正弦函數(shù)1/4波形對稱性為基礎(chǔ)，并結(jié)合Hutchison相交分離法的改進壓縮算法，壓縮率達到49倍，降低了芯片的功耗和面積?；赟MIC0.18μm CMOS工藝庫完成了DDS芯片的后端物理設(shè)計和后仿真。最終，所設(shè)計的DDS由Astro生成的版圖面積為260×260μm2，等效兩輸入門數(shù)為1021，平均總功耗為7.79mw，頻率分辨率為0.058Hz，輸出頻率為14.65MHz時，雜散

3、大于70dB，最高輸出頻率達到100MHz。在ADPLL芯片設(shè)計中，電路采用了帶有使能控制的環(huán)形數(shù)控振蕩器結(jié)構(gòu)。環(huán)形結(jié)構(gòu)分為粗調(diào)和精調(diào)兩部分，具有鎖定范圍寬、鎖定精度高、功耗低的特點，且捕獲范圍可以根據(jù)需要進一步拓寬。與傳統(tǒng)鎖相環(huán)設(shè)計不同，本設(shè)計基于CMOS標準單元，所有子模塊均采用可綜合的Verilog HDL代碼描述，利于不同工藝間的移植，設(shè)計周期和復雜度大大降低。最終，所設(shè)計的ADPLL帶寬可達72.95MHz-353.66MHz