應(yīng)用于寬帶數(shù)據(jù)通信的CMOS環(huán)振型頻率綜合器研究.pdf

1、幾乎所有的現(xiàn)代通信系統(tǒng)都需要穩(wěn)定的周期信號(hào)一時(shí)鐘來提供基本的時(shí)序基礎(chǔ)。周期時(shí)鐘信號(hào)的產(chǎn)生由于受制造工藝的限制成為高速通信系統(tǒng)急需解決的問題，這些時(shí)鐘信號(hào)一般由頻率綜合技術(shù)產(chǎn)生。本文系統(tǒng)研究了鎖相型頻率綜合器的基本工作原理、線性建模、環(huán)路噪聲性能，從片內(nèi)集成易行性、小面積、多相位角度出發(fā)，選擇環(huán)形振蕩器作為電路核心，研究和實(shí)現(xiàn)了兩個(gè)低成本高性能頻率綜合器的完整設(shè)計(jì)。 首先，從鎖相技術(shù)基本理論出發(fā)，詳細(xì)推導(dǎo)了鎖相環(huán)二階線性模型的輸入

2、暫態(tài)響應(yīng)，從理論上指導(dǎo)環(huán)路阻尼因數(shù)的選取，并對(duì)三階開環(huán)(波特圖)和三階閉環(huán)(根軌跡)穩(wěn)定性判定做了詳細(xì)分析與驗(yàn)證，指出三階開環(huán)模型中環(huán)路參數(shù)與直接閉環(huán)中參數(shù)的差異以及適用范圍。同時(shí)又從環(huán)振適用性角度出發(fā)，有針對(duì)性地推導(dǎo)了幾種振蕩器噪聲模型，選擇經(jīng)過Eken修正的DaiLiang模型作為環(huán)形振蕩器行為級(jí)設(shè)計(jì)的噪聲估計(jì)基礎(chǔ)，并用電路級(jí)仿真結(jié)果進(jìn)行驗(yàn)證。 然后，系統(tǒng)總結(jié)了現(xiàn)有環(huán)振的典型結(jié)構(gòu)，并針對(duì)高頻應(yīng)用下環(huán)振VCO的工藝和溫度相關(guān)頻

3、偏與小增益的矛盾，提出并設(shè)計(jì)一種新型基于多通路交叉耦合結(jié)構(gòu)的可選負(fù)載延遲單元，在避免太大VCO增益的前提下，有效解決了高頻環(huán)振在極端工藝角下增益曲線無法覆蓋中心頻率問題，并將其成功應(yīng)用于高頻環(huán)振型頻率綜合器的設(shè)計(jì)中。 接著，在實(shí)現(xiàn)以太網(wǎng)低抖動(dòng)低功耗高性能的頻率綜合器設(shè)計(jì)中，為了有效解決超精細(xì)相位性能與成本的矛盾，提出一種新穎的動(dòng)態(tài)電壓模相位內(nèi)插電路，與8級(jí)環(huán)振VCO相配合，為系統(tǒng)同時(shí)滿足發(fā)送與接收需求起到至關(guān)重要的作用。芯片采用

4、0.18um標(biāo)準(zhǔn)CMOS工藝，電源電壓為1.8V。電路經(jīng)流片驗(yàn)證，性能穩(wěn)定優(yōu)良(125MHz時(shí)鐘rms iitter≈11ps＠25MHz晶振輸入rillS jitter≈16ps)，且有較小的功耗和面積。 最后，針對(duì)高頻環(huán)振型頻率綜合器設(shè)計(jì)這一挑戰(zhàn)，我們從系統(tǒng)的行為級(jí)參數(shù)設(shè)定和模塊噪聲估算著手，同時(shí)考慮低噪聲和低功耗的權(quán)衡，設(shè)計(jì)出一個(gè)綜合指標(biāo)優(yōu)良的高頻(～5GHz)環(huán)振型頻率綜合器。它采用了文中介紹的自動(dòng)校準(zhǔn)頻偏的新型VCO，

5、并配合差分電荷泵(及共模反饋)改善控制電壓共模紋波。在實(shí)現(xiàn)差分控制電壓轉(zhuǎn)單端時(shí)，又設(shè)計(jì)一個(gè)新穎的DTOS(Differential-To-Single)模塊，不僅提供幾乎工藝無關(guān)的精準(zhǔn)增益，調(diào)節(jié)控制電壓的電平至VCO需要的電壓范圍，而且又產(chǎn)生一個(gè)額外的高階環(huán)路極點(diǎn)，濾除環(huán)路中高頻噪聲。芯片采用0.18um標(biāo)準(zhǔn)CMOS工藝，核心模塊電壓為1.8V。在任意波形發(fā)生器作為參考時(shí)鐘條件下，測(cè)試得到正確的鎖相功能和較好的相位噪聲(-100dBc/