低功耗SoC后端設(shè)計(jì)中幾個(gè)關(guān)鍵技術(shù)的研究.pdf

1、隨著工藝水平的不斷發(fā)展，集成電路已經(jīng)進(jìn)入超深亞微米的SoC時(shí)代，設(shè)計(jì)規(guī)模越來(lái)越大，單一SoC芯片的集成度已經(jīng)達(dá)到了上億門。然而，發(fā)展的同時(shí)也帶來(lái)了新的挑戰(zhàn)。一方面，由于電路工作頻率的要求越來(lái)越高，由此帶來(lái)的功耗問(wèn)題已經(jīng)成為新一代SoC設(shè)計(jì)方法學(xué)的重要研究?jī)?nèi)容；另一方面，集成度的提高，給測(cè)試矢量的生成帶來(lái)了更多的挑戰(zhàn)，有效地測(cè)試SoC芯片變得更加困難，因而，必須采用有效的可測(cè)性設(shè)計(jì)技術(shù)，提高測(cè)試覆蓋率，確保設(shè)計(jì)質(zhì)量。本文主要研究了低功耗S

2、oC后端設(shè)計(jì)中的布局布線技術(shù)、后端低功耗設(shè)計(jì)方法、可測(cè)性設(shè)計(jì)方法等，并以一顆G.722.2語(yǔ)音SoC為例，將上述研究成果完成了實(shí)踐。
　　論文首先研究了CMOS電路的主要功耗來(lái)源，研究了低功耗設(shè)計(jì)技術(shù)的理論及實(shí)現(xiàn)方法。通過(guò)對(duì)G.722.2語(yǔ)音SoC進(jìn)行功耗分析，了解總體功耗分布，分別采用門控時(shí)鐘、操作數(shù)隔離、存儲(chǔ)器分塊訪問(wèn)等不同的低功耗技術(shù)有針對(duì)性的進(jìn)行了低功耗設(shè)計(jì)，成功地實(shí)現(xiàn)了降低功耗的目的。
　　論文研究了DFT技術(shù)以及

3、測(cè)試矢量生成技術(shù)。論文使用DFT Compiler工具，采用掃描測(cè)試技術(shù)對(duì) G.722.2語(yǔ)音 SoC實(shí)現(xiàn)了可測(cè)性設(shè)計(jì)，并運(yùn)用TetraMAX完成測(cè)試矢量的生成。通過(guò)靜態(tài)時(shí)序分析和形式驗(yàn)證保證了設(shè)計(jì)在時(shí)序和功能上的雙重可靠性。
　　論文研究了后端布局布線技術(shù)以及信號(hào)完整性的相關(guān)理論。論文使用SoC Encounter完成了G.722.2語(yǔ)音SoC物理設(shè)計(jì)，包括布局布線，電源規(guī)劃，時(shí)鐘樹綜合以及詳細(xì)布局布線，設(shè)計(jì)規(guī)則驗(yàn)證，同時(shí)，還借