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文檔簡介
1、目前，在大多數(shù)雷達接收機中都采用DSP或FPGA來完成高速數(shù)字信號處理。但是和ASIC相比，這兩種器件的成本太高，而且在處理速度和可靠性方面也有不小的差距。因此，為了降低成本和提高性能，有必要為雷達系統(tǒng)設計信號處理專用集成電路。 本文正是針對這種需求，設計了一款雷達信號處理專用芯片。主要內容和創(chuàng)新點如下： 1．設計了雷達芯片中的協(xié)處理器，其中脈壓和濾波運算采用流水線設計，求模運算巧妙地利用IP核來完成，取對數(shù)運算提出了查
2、表取值的構想。此外，還設計了時鐘處理模塊和控制寄存器等電路。 2．用中芯國際0.18um CMOS工藝庫完成了雷達芯片前端代碼的邏輯綜合。在綜合中，充分運用了各種性能優(yōu)化技巧。 3．完成了雷達芯片的時序驗證工作，在時序驗證中，根據(jù)雷達芯片的特點合理了利用靜態(tài)時序分析和動態(tài)時序仿真兩種技術，提高了時序驗證的效率和準確度。同時，獲得了流片前的重要時序信息。 經過一年多的時間，筆者和課題組其他成員一道完成了這款雷達芯片
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