基于28NM工藝ASIC芯片的靜態(tài)時序分析與優(yōu)化.pdf

1、隨著智能時代的到來，芯片功能越來越復雜，時鐘頻率越來越高，設(shè)計規(guī)模越來越大，對集成電路的設(shè)計提出了新的挑戰(zhàn)。只有滿足時序約束，才能實現(xiàn)正確的芯片功能，所以芯片的時序檢查工作就顯得至關(guān)重要，同時正確有效的時序優(yōu)化方法也是芯片設(shè)計的重點。
　　本文基于UMC28nm工藝條件下對MCU芯片內(nèi)部模塊進行物理設(shè)計，模塊規(guī)模達到1200萬門，并通過EDA工具PrimeTime進行靜態(tài)時序分析(Static Timing Analysis,ST

2、A)，并通過工程更改命令(Engineering Change Order,ECO)完成時序優(yōu)化。為了使芯片滿足多種約束條件和工作環(huán)境，采用多端角多模式(Multi-Mode Multi-Corner,MMMC)分析方式，本次設(shè)計中使用多種工藝、電壓、溫度(Process Voltage Temperature，PVT)工作環(huán)境和三種約束條件，共構(gòu)成了18中分析模式。
　　本文設(shè)計中片上誤差(On-Chip Violation，O

3、CV)系數(shù)高達18％，對于高頻率時鐘的芯片設(shè)計，會引起很多時序違例。對于在延遲計算時公共路徑延遲過于悲觀而導致時序違例，采用去除悲觀公共路徑(Common Path Pessimism Removal,CPPR)的計算方法。對于時序分析中出現(xiàn)的建立時間、保持還見違例以及設(shè)計規(guī)則違例（Design Rule Viration，DRV），提出了ECO優(yōu)化方法，如插入延遲單元、增大或者減小單元驅(qū)動等方法。
　　本文討論了設(shè)計中出現(xiàn)建立時