FPGA靜態(tài)時(shí)序分析的研究與實(shí)現(xiàn).pdf

1、隨著電子信息類產(chǎn)業(yè)成為國(guó)民經(jīng)濟(jì)的支柱型產(chǎn)業(yè)，集成電路（IC）產(chǎn)業(yè)得到大力扶持及發(fā)展。其中，現(xiàn)場(chǎng)可編程邏輯陣列（FPGA）作為一種通用芯片，在通信、航天甚至國(guó)防科技領(lǐng)域得到廣泛應(yīng)用。自主研發(fā)FPGA已經(jīng)成為當(dāng)務(wù)之急。FPGA的靜態(tài)時(shí)序分析（STA）的好壞決定著芯片的工作頻率及設(shè)計(jì)的可靠性，是FPGA設(shè)計(jì)過(guò)程中的必要環(huán)節(jié)。
　　本文簡(jiǎn)介了FPGA的基本結(jié)構(gòu)及原理，并重點(diǎn)介紹了FPGA軟件設(shè)計(jì)的基本流程。并針對(duì)靜態(tài)時(shí)序分析在FPGA設(shè)計(jì)

2、流程中的應(yīng)用位置對(duì)其進(jìn)行了深入研究。本文分析了時(shí)序分析的種類及特點(diǎn)，相比于動(dòng)態(tài)時(shí)序分析與統(tǒng)計(jì)靜態(tài)時(shí)序分析，靜態(tài)時(shí)序分析不關(guān)心設(shè)計(jì)電路的功能性，不需要輸入激勵(lì)來(lái)進(jìn)行測(cè)量分析，而且靜態(tài)時(shí)序分析具有運(yùn)行速度快，使軟件占用計(jì)算機(jī)內(nèi)存少的優(yōu)勢(shì)，適合大規(guī)模的電路的時(shí)序驗(yàn)證。靜態(tài)時(shí)序分析是目前業(yè)內(nèi)主流的時(shí)序分析方法。
　　時(shí)序約束作為靜態(tài)時(shí)序分析中的必要環(huán)節(jié)提供了用戶約束窗口，用戶可以通過(guò)時(shí)序約束命令對(duì)其設(shè)計(jì)電路進(jìn)行時(shí)序上的設(shè)定。本文設(shè)計(jì)適用于

3、國(guó)微電子有限公司自主研發(fā)的FPGA芯片的時(shí)序約束命令，這三類時(shí)序約束命令分別是時(shí)鐘約束命令，IO約束命令及Exception約束命令。本文同時(shí)分析說(shuō)明了三類約束命令的模型及作用。
　　時(shí)序庫(kù)的建立直接影響靜態(tài)時(shí)序分析的結(jié)果，本文重點(diǎn)分析了時(shí)序建模過(guò)程。本文的時(shí)序建模分為Cell建模過(guò)程與互聯(lián)線建模兩部分。Cell建模采用了二分法測(cè)量法對(duì)時(shí)序單元模型進(jìn)行延遲數(shù)據(jù)的測(cè)量，互連線建模采用以互連線種類為劃分、基于傳輸管配置信息的多項(xiàng)式模型