CMOS片上ESD保護電路設(shè)計研究.pdf

1、隨著半導(dǎo)體制造工藝的飛速進步，集成電路工藝的不斷更新?lián)Q代，特征尺寸沿著摩爾定律不斷縮小，各種微電子器件的集成度大為提高，隨之而來的就是芯片可靠性方面的問題。在集成電路的可靠性設(shè)計中，其中最常見也是首先要考慮的便是靜電放電保護電路的設(shè)計。
　　 靜電放電保護電路的設(shè)計涉及包括半導(dǎo)體物理、半導(dǎo)體器件、電路設(shè)計、集成電路工藝學(xué)、靜電放電模型、傳輸線理論、熱力學(xué)分布等方面的知識，還涉及到電路仿真、失效分析等技術(shù)。這些知識和技術(shù)內(nèi)容較雜，

2、分布面又很廣，對于集成電路工程師來要完善的掌握也是有一定困難的。
　　 本文對靜電放電模型、集成電路的ESD失效機制、失效分析技術(shù)、靜電保護電路設(shè)計進行了研究。對于CMOS數(shù)字、模擬、射頻管腳和電源ESD鉗位電路，針對已有電路的不足提出了幾點改進的方法，給出了通過失效分析進行改進的過程，最后通過ESD測試結(jié)果驗證了它們的有效性。
　　 本文主要工作和特色如下：
　　 1、對常用的CMOS數(shù)字輸入/輸出管腳、模擬管

3、腳和射頻管腳的ESD電路進行研究，通過在實際芯片實現(xiàn)后ESD測試中暴露出來的問題，運用失效分析工具進行分析，然后靈活利用半浮柵、鎮(zhèn)流、襯底耦合等技術(shù)提出了對電路的改良，并且詳細分析了版圖設(shè)計中的各種細節(jié)問題，最后通過ESD測試證明這些改進可以在靜電放電時對芯片內(nèi)部電路進行有效的保護。
　　 2、通過對現(xiàn)有電源鉗位ESD保護電路的電路結(jié)構(gòu)、工作原理進行分析和研究，討論了它們的優(yōu)點和存在的問題，提出了一種改進的電源動態(tài)偵測ESD保護

4、電路。
　　 3、對三種常見的CMOS集成電路電源總線的ESD保護結(jié)構(gòu)進行了研究，分析了它們的設(shè)計依據(jù)、總線結(jié)構(gòu)和工作原理，針對它們存在的問題，提出了一種改進的進行ESD保護的電源總線拓撲結(jié)構(gòu)。
　　 4、運用改進的電源動態(tài)偵測ESD保護電路和電源總線拓撲結(jié)構(gòu)，完成了全芯片的電源系統(tǒng)設(shè)計，運用HSPICE仿真驗證了該結(jié)構(gòu)的正確性，并通過ESD測試證實了其有效性。
　　 每一代集成電路制造工藝的更新都對ESD設(shè)計提