寬頻段射頻電路的ESD保護(hù)設(shè)計(jì).pdf

1、在集成電路制造過程中，靜電放電是眾多可靠性問題中最重要的一項(xiàng)。隨著集成電路尺寸的日益縮小和工作頻率的快速增加，對于射頻集成電路的靜電放電保護(hù)設(shè)計(jì)是CMOS工藝下射頻集成電路應(yīng)用的關(guān)鍵性問題。射頻集成電路的每個(gè)I/O端都需要ESD保護(hù)電路。然而，ESD保護(hù)電路所帶來的寄生效應(yīng)，將會對寬頻段射頻集成電路的阻抗匹配、噪聲指數(shù)和功率增益三方面的射頻性能有負(fù)面影響。隨著射頻電路工作頻率的增加，由ESD保護(hù)電路所引起的射頻性能下降將更明顯。因此，射

2、頻前端電路和ESD保護(hù)電路需要整合設(shè)計(jì)以同時(shí)提高射頻性能和ESD耐受度。 本文討論了射頻ESD保護(hù)設(shè)計(jì)中的新挑戰(zhàn)，ESD保護(hù)電路對射頻核心電路的影響，衡量射頻ESD設(shè)計(jì)的方法，列舉和討論了CMOS工藝下射頻電路的ESD防護(hù)架構(gòu)。重點(diǎn)研究了等面積分布式靜電放電（ES-DESD）并在此基礎(chǔ)上改進(jìn)得到的遞減面積分布式靜電放電（DS-DESD）防護(hù)架構(gòu)。ES-DESD防護(hù)架構(gòu)是指將ESD防護(hù)元件分成幾個(gè)等面積的單元安置在信號輸入端到內(nèi)部