2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)
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1、隨著現(xiàn)代集成電路的發(fā)展，工藝特征尺寸越來(lái)越小，氧化層越來(lái)越薄，集成電路抗靜電能力也越來(lái)越差。對(duì)于深亞微米工藝集成電路來(lái)說(shuō)，靜電的損害更加嚴(yán)重，所以必須在設(shè)計(jì)芯片時(shí)加入適當(dāng)?shù)撵o電放電(ElectrostaticDischarge-ESD)保護(hù)電路以減少靜電放電對(duì)芯片內(nèi)部的損傷。
　　 本文綜合研究了當(dāng)前體硅CMOS工藝條件下ESD電路原理分析與設(shè)計(jì)、ESD測(cè)試方法、版圖實(shí)現(xiàn)等，利用在香港興華半導(dǎo)體工業(yè)有限公司實(shí)習(xí)的機(jī)會(huì)，利用其1.

2、2微米標(biāo)準(zhǔn)CMOS P阱工藝，設(shè)計(jì)了四套方案改進(jìn)其ESD保護(hù)，采用MPW流片，進(jìn)行實(shí)驗(yàn)驗(yàn)證工作。流片、封裝后，利用香港科學(xué)園SPAD中心(SemiconductorProduct Analysis and Design Enhancement Center)Thermo KeyTek ZAPMASTERMK2 ESD&Latch-up Test System靜電測(cè)試儀進(jìn)行抗靜電測(cè)試，經(jīng)測(cè)試四套方案均達(dá)到預(yù)期效果。通過(guò)流片比較了不同ESD

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