高速FinFET多米諾電路.pdf

1、集成電路芯片上晶體管數(shù)目基本都在按著摩爾定律（Moore Law）增長(zhǎng)。器件工藝尺寸的減小在過(guò)去的幾十年中一直都是推動(dòng)微電子電路發(fā)展的主要?jiǎng)恿?。器件工藝尺寸的減小，芯片集成度則會(huì)提高，則制造電路的成本會(huì)大大降低。然而隨著器件工藝尺寸的減小，亞閾值漏電流的增大、短溝道效應(yīng)的增強(qiáng)等問(wèn)題使得器件的電氣性能變的較差。因此傳統(tǒng)工藝平面結(jié)構(gòu)CMOS晶體管正面臨著嚴(yán)峻的挑戰(zhàn)。在本文中，使用美國(guó)加州大學(xué)胡正明教授提出的3-D結(jié)構(gòu)的鰭式場(chǎng)效應(yīng)晶體管（Fi

2、nFET）進(jìn)行電路設(shè)計(jì)。其獨(dú)特的三維立體結(jié)構(gòu)不僅可以提供柵包圍溝道的獨(dú)特結(jié)構(gòu)，增強(qiáng)器件柵對(duì)溝道的控制力，而且可以抑制短溝道效應(yīng)的產(chǎn)生和減小漏電流的增大，同時(shí)使晶體管的工藝尺寸可以繼續(xù)縮小。
　　電路的工作速度和電路功耗是IC數(shù)字電路性能設(shè)計(jì)的兩個(gè)主要的影響因素。電路工作速度和功耗在一個(gè)電路中往往是矛盾的存在，如何折中選擇兩者性能，也是本文需要研究的問(wèn)題。隨著便攜式電子產(chǎn)品的普及，功耗越來(lái)越成為電路設(shè)計(jì)者重點(diǎn)考慮的對(duì)象。因此本文為了

3、權(quán)衡電路工作速度和能耗的矛盾，電源電壓取用超閾值，電路設(shè)計(jì)使用多米諾邏輯。Domino電路有諸如運(yùn)行速度快、后端版圖面積小等方面的特點(diǎn)，因此，在集成電路設(shè)計(jì)中得到了廣泛的應(yīng)用，尤其是用在消除關(guān)鍵路徑的傳輸延遲。
　　本課題以Domino邏輯為研究基礎(chǔ)，對(duì)電路展開(kāi)設(shè)計(jì)。本文主要對(duì)以下幾個(gè)內(nèi)容進(jìn)行研究：
　　1、對(duì)FinFET器件結(jié)構(gòu)、電氣特性進(jìn)行分析，對(duì)比三維立體結(jié)構(gòu)FinFET器件與傳統(tǒng)二維CMOS器件的區(qū)別，并掌握Hspi

4、ce的使用和對(duì)PTM32nm FinFET的工藝庫(kù)進(jìn)行研究。
　　2、對(duì)Domino電路和靜態(tài)電路的功耗組成進(jìn)行分析，研究其他電路性能參數(shù)，了解已存在的低功耗電路設(shè)計(jì)技術(shù)。
　　3、對(duì)基于FinFET多米諾邏輯的基本門(mén)電路、全加器電路、RM電路進(jìn)行了設(shè)計(jì)，并與其他邏輯結(jié)構(gòu)的電路進(jìn)行了電路性能的對(duì)比。在本文設(shè)計(jì)的電路中，對(duì)下拉網(wǎng)絡(luò)晶體管進(jìn)行并聯(lián)優(yōu)化配置，以減小堆棧高度，提高電路運(yùn)行速度。通過(guò)仿真結(jié)果的對(duì)比顯示了基于多米諾邏輯的