32納米低功耗高性能CMOS多米諾電路的設(shè)計(jì)與研究.pdf

1、近年在CMOS集成電路的研究中，多米諾動(dòng)態(tài)電路以其速度快、后端版圖面積小、功耗低等優(yōu)點(diǎn)，被廣泛應(yīng)用于各種復(fù)雜邏輯電路的關(guān)鍵路徑部分。但是，隨著電路集成度不斷的提高以及晶體管特征尺寸不斷的縮小，多米諾電路的功耗越來(lái)越大。因此，如何降低電路的功耗已經(jīng)成為CMOS多米諾電路設(shè)計(jì)與研究的重點(diǎn)。
　　本課題基于32nmCMOS BSIM4模型，首先對(duì)不同工藝尺寸（32nm、45nm、65nm）下的單MOS晶體管進(jìn)行了比較，通過(guò) Hspice

2、仿真得出了隨著工藝尺寸的減小，電路中漏電流的變化趨勢(shì)。然后設(shè)計(jì)出了32納米 CMOS多米諾基礎(chǔ)邏輯單元電路，并對(duì)基礎(chǔ)邏輯單元電路進(jìn)行了優(yōu)化：通過(guò)源跟隨結(jié)構(gòu)技術(shù)解決了多米諾或門噪聲容限低的問(wèn)題，得到的新 P型多米諾或門的噪聲容限比傳統(tǒng) P型多米諾或門增大了66％；通過(guò) PN混合下拉網(wǎng)絡(luò)技術(shù)解決了多米諾同或門輸入端存在反相器的問(wèn)題，優(yōu)化后的多米諾同或門不僅簡(jiǎn)化了電路結(jié)構(gòu)而且降低了電路的動(dòng)態(tài)功耗和靜態(tài)功耗，得到的新型同或門與傳統(tǒng)同或門相比動(dòng)態(tài)

3、功耗降低了19％，最小靜態(tài)功耗降低了80％。最后在這些新型基礎(chǔ)邏輯單元電路的基礎(chǔ)上，以Zipper電路的形式設(shè)計(jì)出了部分32納米 CMOS多米諾復(fù)雜邏輯單元電路，并對(duì)設(shè)計(jì)出的復(fù)雜邏輯單元電路進(jìn)行了優(yōu)化：通過(guò)雙閾值電壓技術(shù)使得檢奇電路的最小靜態(tài)功耗降低了62％；通過(guò)電荷自補(bǔ)償技術(shù)，在數(shù)值比較器的N型邏輯塊和P型邏輯塊之間搭建了一條電荷自補(bǔ)償通路，在預(yù)充階段時(shí)電路的P型邏輯塊可以直接對(duì) N型邏輯塊進(jìn)行充電，從而大幅度降低了電路的功耗，最終得