CMOS電路低功耗設(shè)計與優(yōu)化研究.pdf

1、集成電路工業(yè)的發(fā)展提升了CMOS電路工作頻率和集成度，同時也使得電路功耗密度不斷增大。隨著工藝特征尺寸的減小，電路系統(tǒng)的功耗按照指數(shù)形式增大。過高的功耗降低了系統(tǒng)的穩(wěn)定性和可靠性，也使得封裝變得困難。因此，低功耗設(shè)計越來越成為當(dāng)前電路設(shè)計的重要部分。
　　CMOS電路不斷向深亞微米工業(yè)節(jié)點發(fā)展，晶體管的靜態(tài)功耗不能再被忽略不計，必須被考慮到電路設(shè)計中。本文闡述了CMOS電路功耗并且基于雙閾值低功耗技術(shù)設(shè)計改進了算法，并同時設(shè)計了基

2、于雙閾值電壓的D觸發(fā)器。本文主要內(nèi)容如下:
　　1.基于時序路徑的雙閩值電壓算法的優(yōu)化。本文通過對算法深入研究分析，在電路基礎(chǔ)上建模，提出了基于電路節(jié)點最差負(fù)松弛裕量和改進的總負(fù)松弛裕量計算的優(yōu)化算法，在每一輪優(yōu)化中最優(yōu)點選擇更合理，替換的LVT單元數(shù)更少。
　　2.觸發(fā)器的優(yōu)化研究?；陔p閾值思想設(shè)計優(yōu)化了D觸發(fā)器，并且改進了觸發(fā)器的時鐘響應(yīng)電路。時鐘翻轉(zhuǎn)由數(shù)據(jù)信號控制，類似于門控思想。該設(shè)計可以很大程度減小時鐘翻轉(zhuǎn)頻率，