超低功耗CMOS基準電壓源的研究與設(shè)計.pdf

1、隨著可穿戴電子設(shè)備以及無線傳感網(wǎng)絡(luò)的更新?lián)Q代，集成電路的功耗逐漸成為制約電子產(chǎn)品小型化和長續(xù)航的瓶頸問題。為了適應(yīng)集成電路超低功耗的趨勢，越來越多基準電壓源的研究和設(shè)計進入了納瓦水平。但是，傳統(tǒng)的基準電壓源電路中，電阻往往是不可缺少的，這導(dǎo)致了在納瓦電流的基準源中傳統(tǒng)結(jié)構(gòu)的可行性很低。低成本的要求使得集成電路的數(shù)字化程度逐漸加深，因此研究設(shè)計結(jié)構(gòu)簡單，占用面積小，可使用標準數(shù)字CMOS技術(shù)實現(xiàn)的超低功耗基準電壓源具有重要的意義。

2、　　本文在首先分析了國內(nèi)外在低功耗基準電源方面的研究進展及趨勢，指出本文基準源的研究內(nèi)容以及期望達到的設(shè)計指標。本文設(shè)計的超低功耗基準電壓源基于MOSFET亞閾值區(qū)的特性，MOSFET閾值電壓是重點分析和考慮的因素。從物理結(jié)構(gòu)和能帶角度綜合分析了亞閾值區(qū)MOSFET的原理及特點，討論了影響MOS管閾值電壓大小的因素，分析了亞閾值管的部分電流電壓特性。闡述了設(shè)計全MOSFET超低功耗基準電壓源的設(shè)計思路，給出了基本構(gòu)架。
　　在理論

3、研究和分析的基礎(chǔ)上，基于0.18um標準CMOS工藝，首先設(shè)計了一種全MOSFET結(jié)構(gòu)的超低功耗基準電壓源，性能基本達到指標要求。從理論和仿真兩方面分析了影響基準輸出特性的因素，并設(shè)計了改進型的超低功耗基準電壓源電路，利用Cadence Spectre完成電路仿真并完成版圖設(shè)計。本文設(shè)計的超低功耗基準電壓源的優(yōu)勢以及創(chuàng)新之處在于：實現(xiàn)了超低的電路功耗，在1.2V電源電壓下，輸出電壓為560mV時，電路的總功耗約為127nW；設(shè)計了一種結(jié)