32nm CMOS多米諾單元電路NBTI老化分析與防護(hù).pdf

1、在納米工藝水平下，負(fù)偏置溫度不穩(wěn)定性(Negative Bias TemperatureInstability，NBTI)效應(yīng)引起的電路老化成為威脅數(shù)字集成電路可靠性的一個(gè)重要因素。NBTI效應(yīng)會(huì)造成PMOS器件的時(shí)延增加，最終可能導(dǎo)致電路功能失效。多米諾電路作為動(dòng)態(tài)電路的重要分支同樣受NBTI效應(yīng)影響導(dǎo)致性能?chē)?yán)重衰退。通常的防護(hù)方法是在設(shè)計(jì)階段就增大晶體管尺寸即在電路老化之前預(yù)留充足的時(shí)序余量使電路在老化之后仍能保證足夠的性能要求，但

2、是這種方法因過(guò)多的面積及功耗開(kāi)銷(xiāo)問(wèn)題并不適用于當(dāng)今大規(guī)模數(shù)字集成電路設(shè)計(jì)。因此，本文針對(duì)多米諾單元電路的NBTI效應(yīng)分析與防護(hù)問(wèn)題進(jìn)行研究。
　　本文針對(duì)32nmP型多米諾與門(mén)單元電路，通過(guò)Hspice仿真表明NBTI效應(yīng)在十年老化周期內(nèi)會(huì)使電路時(shí)序衰退11.45％，在實(shí)驗(yàn)基礎(chǔ)上考慮P型多米諾與門(mén)中各個(gè)部分PMOS晶體管的NBTI老化對(duì)電路整體性能影響的差別，設(shè)計(jì)出采用多閾值電壓配置的新型P型多米諾與門(mén)，Pclk晶體管采用低閾值電

3、壓以給予電路充足的時(shí)序余量，同時(shí)少量提高上拉網(wǎng)絡(luò)的閾值電壓即可補(bǔ)償Pclk晶體管閾值電壓降低所帶來(lái)的容噪能力下降和功耗增加。仿真結(jié)果表明本文所提出的多閾值電壓配置的新型P型多米諾與門(mén)在10年NBTI效應(yīng)老化周期之后在保障容噪能力的前提下，功耗降低0.916％，同時(shí)具有0.828％的時(shí)序余量，有效保障了電路的正常使用。
　　不同于P型多米諾電路因輸入網(wǎng)絡(luò)閾值電壓提升會(huì)增大電路的噪聲容限，N型多米諾電路反而會(huì)因保持器的老化造成電路容噪

4、能力的下降。傳統(tǒng)的雙閾值電壓設(shè)計(jì)僅僅通過(guò)降低關(guān)鍵路徑上的晶體管閾值電壓會(huì)導(dǎo)致電路的容噪能力下降。本文針對(duì)N型多米諾或門(mén)單元電路NBTI老化仿真表明，保持管以及反相器PMOS保持同樣的閾值電壓可以保證電路容噪能力不變，保持管閾值電壓改變對(duì)電路時(shí)延性能影響很小而后者對(duì)時(shí)延性能影響較大。本文基于上述結(jié)論提出新型雙閾值電壓N型多米諾或門(mén)設(shè)計(jì)，反相器PMOS采用低閾值電壓以給予電路充足的時(shí)序余量，同時(shí)PMOS保持管保持相同的低閾值電壓即可補(bǔ)償反相