基于40納米工藝的低失調(diào)帶隙基準(zhǔn)的設(shè)計(jì).pdf

1、帶隙基準(zhǔn)源是模擬電路中一個(gè)重要的模塊，廣泛應(yīng)用于模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)、低壓差線性穩(wěn)壓器(LDO)等模擬和數(shù)?；旌霞呻娐分?，其性能好壞直接影響著整個(gè)電路系統(tǒng)性能的優(yōu)劣。近年來，隨著集成電路的特征尺寸不斷減小，電源電壓不斷下降，對基準(zhǔn)源的要求不斷提高，因此對CMOS工藝的帶隙基準(zhǔn)源進(jìn)行研究具有重要的現(xiàn)實(shí)意義和實(shí)用價(jià)值。
　　本文基于TSMC40G CMOS工藝設(shè)計(jì)了一個(gè)低失調(diào)多輸出帶隙基準(zhǔn)電壓源。由于采用40n

2、m的工藝，其不理想因素（失配）對電路的性能影響非常嚴(yán)重。本文首先著重分析了CMOS工藝中的不理想因素，在此基礎(chǔ)上得出了直流失調(diào)對帶隙基準(zhǔn)影響的具體表達(dá)式。并采用斬波技術(shù)降低直流失調(diào)對帶隙基準(zhǔn)輸出電壓精度的影響。經(jīng)過仿真，得出不采用斬波技術(shù)的帶隙基準(zhǔn)輸出電壓的精度與采用斬波技術(shù)的帶隙基準(zhǔn)輸出電壓的精度分別為4.73％與2.36%。可見采用斬波技術(shù)將帶隙基準(zhǔn)電壓的精度提高了50%。在高精度帶隙基準(zhǔn)電壓的基礎(chǔ)上，本文設(shè)計(jì)了一個(gè)電壓按比例縮放的