四位二進制加減法器課程設計

1、<p>　　組合邏輯電路的課程設計</p><p>　　之4位二進制全加\全減器（改進版——加法器與減法器的復合器）</p><p><b>　　自動化工程學院</b></p><p>　　摘要：加法器是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進位數(shù)為輸入，而和數(shù)與進位為輸出則為全加

2、器。常用作計算機算算術邏輯部件，執(zhí)行邏輯操作、移位與指指令調用。在電子學中，加法器是一種數(shù)位電路，其可進行數(shù)字的加法計算。在現(xiàn)代的電腦中，加法器存在于算術邏輯單元（ALU）之中。 加法器可以用來表示各種數(shù)值，如：BCD、加三碼，主要的加法器是以二進制作運算。</p><p>　　簡介：對于簡單的四位二進制全加器，本文只做簡要介紹，因為對于單一的加法器，顯然是不夠實用的，本文將著重就一種加法器與減法器的組合，即設計

3、電路一個電路實現(xiàn)2個4位符號數(shù)（原碼表示）的加減運算。另有一個控制信號select選擇加法運算或減法運算。若有溢出則產(chǎn)生溢出指示信號。這種加法器與減法器的復合器將在實際操作中表現(xiàn)的更加的適用。</p><p><b>　　關鍵字：</b></p><p>　　四位二進制全加器，四位二進制全減器，原理圖Verilog HDL仿真</p><p>

4、<b>　　電路的設計：</b></p><p>　　常見的四位二進制全加器，通過兩片74 283可以實現(xiàn)全加器的功能，即如下圖所示：</p><p>　　單一加法器的真值表如圖所示：</p><p><b>　　而詳細的電路圖為：</b></p><p>　　加法器與減法器的復合器：</p&

5、gt;<p>　　接下來，我將對于這種加法器與減法器的復合器做詳細介紹。</p><p>　　對于這種復合器，通過兩個片子來實現(xiàn)。</p><p>　　而詳細的電路如圖所示：</p><p>　　通過select作為選擇端口，控制select的電平即可對加減復合器的加減功能進行選擇，本電路中當當select接高電平是，選擇的是加法器，當select接低

6、電平時選擇的是減法器，通過改變select的電平，可以輕松實現(xiàn)加法器和減法器的轉換。</p><p>　　在用select選擇了加法或是減法功能后，在輸入端A3A2A1A0與B3B2B1B0分別為兩個運算數(shù)的二進制代碼，以高低電平來代表1或0，實現(xiàn)了目標數(shù)的輸入。</p><p>　　在輸出端，43，42，41，39即F3F2F1F0既是加法或減法的運算結果，與輸入相同，高電平代表1，低電

7、平代表0。</p><p>　　若是在計算過程中超過了計算量程（有溢出overflow），則overflow端將有輸出。</p><p>　　本設計采用Verilog HDL語言的所設計的4位二進制全加器進行仿真，本文不羅列具體的程序設計，只對仿真圖進行展示。</p><p><b>　　仿真圖：</b></p><p>

8、;<b>　　真值表：</b></p><p>　　在此只對加法功能的真值表進行羅列</p><p><b>　　總結：</b></p><p>　　本文以一般的四位二進制加法器為基礎，在改進的過程中，將加法器和減法器進行復合，通過一個select端口進行控制，從而將加法器與減法器進行了很好的結合，使電路的使用價值有所提高