課程設(shè)計(jì)---4位二進(jìn)制全加器全減器

1、<p>　　組合邏輯電路課程設(shè)計(jì)之——</p><p>　　4位二進(jìn)制全加器/全減器</p><p><b>　　課程設(shè)計(jì)題目要求：</b></p><p>　　使用74LS283構(gòu)成4位二進(jìn)制全加\全減器。</p><p>　　具體要求：1）列出真值表；</p><p><b&g

2、t;　　2）畫出邏輯圖；</b></p><p>　　3）用Verilog HDL進(jìn)行仿真。</p><p><b>　　摘要</b></p><p>　　加法器是數(shù)字系統(tǒng)中的基本邏輯器件。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器來構(gòu)成。但寬位加法器的設(shè)計(jì)是很耗費(fèi)資源的，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用

3、率和進(jìn)位速度等兩方面問題。多為加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)行速度快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行加法器的資源占用差距也會(huì)越來越大。</p><p>　　本文將采用4位二進(jìn)制并行加法器作為折中選擇，所選加法器為74LS283，74LS283是4位二進(jìn)制先行進(jìn)位加法器，它只用了幾級(jí)邏輯來形成和及進(jìn)位輸出，由其構(gòu)成4位二進(jìn)制全

4、加器；而四位的全減器可以用加法器簡(jiǎn)單的改造而來。</p><p>　　采用Verilog HDL對(duì)四位的全加器-全減器進(jìn)行仿真。</p><p><b>　　關(guān)鍵字</b></p><p>　　74LS283，全加器，并行進(jìn)位，串行進(jìn)位，全減器，Verilog HDL仿真</p><p><b>　　總電路設(shè)計(jì)

5、</b></p><p><b>　　一、硬件電路的設(shè)計(jì)</b></p><p>　　該4位二進(jìn)制全加器以74LS283（圖1）為核心，采用先行進(jìn)位方式，極大地提高了電路運(yùn)行速度，下面是對(duì)4位全加器電路設(shè)計(jì)的具體分析。</p><p><b>　　圖1</b></p><p><b

6、>　　1）全加器</b></p><p>　　全加器是針對(duì)多于一位的操作數(shù)相加，必須提供位與位之間的進(jìn)位而設(shè)計(jì)的一種加法器，具有廣泛而重要的應(yīng)用。其除有加數(shù)位X和Y，還有來自低位的進(jìn)位輸入CIN，和輸出S（全加和）與COUT（送給高位的進(jìn)位），滿足下面等式：</p><p>　　其中，如果輸入有奇數(shù)個(gè)1，則S為1；如果輸入有2個(gè)或2個(gè)以上的1，則COUT為1。實(shí)現(xiàn)全加器等

7、式的電路如圖3所示，邏輯符號(hào)見下</p><p>　　圖2 </p><p><b>　　圖3</b></p><p><b>　　四位二進(jìn)制加法器</b></p><p>　　a) 串行進(jìn)位加法器

8、</p><p>　　四位二進(jìn)制加法器可以采用4個(gè)一位全加器及連成串行進(jìn)位加法器，其實(shí)現(xiàn)框圖如下</p><p><b>　　輸入：</b></p><p>　　Input： A3A2A1A0 加數(shù)輸入</p><p>　　B3B2B1B0加數(shù)輸入</p><p>　　C0

9、 進(jìn)位輸入（CIN)</p><p><b>　　輸出：</b></p><p>　　Output S3S2S1S0 和數(shù)輸出</p><p>　　C4 進(jìn)位輸出 (COUT)</p><p>　　b）超前位鏈結(jié)構(gòu)加法器</p><p

10、>　　令 產(chǎn)生進(jìn)位 產(chǎn)生傳輸信號(hào)</p><p>　　四位全加器的進(jìn)位鏈邏輯可以表示為如下：</p><p>　　根據(jù)上面對(duì)加法器的具體分析，下面給出的是4位二進(jìn)制全加器的部分真值表：</p><p>　　下面是74LS283四位二進(jìn)制全加器的邏輯電路圖：</p><p>　　以上部分是對(duì)4位二進(jìn)制全加器電路硬件的詳細(xì)設(shè)計(jì)。</

11、p><p><b>　　全減器</b></p><p>　　全減器有兩種構(gòu)造方法</p><p><b>　　方法一：</b></p><p>　　全減器處理二進(jìn)制算法的一位，其輸入位為X（被減數(shù)），Y（減數(shù)）和BIN（借位輸入），其輸出位為D(差)和BOUT（借位輸入）。根據(jù)二進(jìn)制減法表，可以寫出如下

12、等式：</p><p>　　D=X○○○YBIN</p><p>　　BOUT=X’* Y + X’* BIN + BIN</p><p>　　這些等式非常類似于全加器中的等式，應(yīng)該不足為奇。所以我們可以按照全加器的構(gòu)成思路來構(gòu)造全減器。</p><p><b>　　方法二：</b></p><p&g

13、t;　　根據(jù)二進(jìn)制補(bǔ)碼的減法運(yùn)算，X-Y可以通過加法操作來完成，也就是說，可以通過把Y的二進(jìn)制補(bǔ)碼加到X上來完成。Y的二進(jìn)制補(bǔ)碼等于Y’+1，其中Y’等于Y的各個(gè)位取法。所以</p><p>　　X-Y=X +（-Y）= X +（Y’+1）</p><p>　　即全減器可以通過全加器來實(shí)現(xiàn)。</p><p>　　我們將74LS283的B口的四個(gè)輸入作如上圖的改動(dòng)，添

14、加了一個(gè)選擇端select，通過他來控制是做加法運(yùn)算還是減法運(yùn)算。</p><p>　　做減法運(yùn)算Select=1時(shí)各個(gè)與非門的輸出與輸入相反，達(dá)到了去反的目的,此時(shí)cin=1，從而實(shí)現(xiàn)了減法功能。</p><p>　　做加法運(yùn)算Select=0時(shí)各個(gè)與非門的輸出與輸入相同，達(dá)到了保持不變目的,此時(shí)cin=外部輸入，從而實(shí)現(xiàn)了加法功能。</p><p>　　全減器的

15、真值表（利用74ls283構(gòu)成）</p><p>　　所以總的邏輯電路圖如下</p><p>　　總的真值表：即將全加器真值表和全減器真值表合成而得，此處省略。</p><p><b>　　軟件程序的設(shè)計(jì)</b></p><p>　　本設(shè)計(jì)采用Verilog HDL語言的所設(shè)計(jì)的4位二進(jìn)制全加器進(jìn)行仿真，下面是具體的Ve

16、rilog HDL程序：</p><p>　　第一步：建一VHD程序，半加器的。hadd_v.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hadd_v is port(a,b: in

17、std_logic; s,c: out std_logic); end hadd_v; architecture a of hadd_v is signal temp: std_logic_vector(1 downto 0); begin temp<=('0'&A)+B;

18、 s<=temp(0); c<=temp(1); end a;編譯通過 第二步：建一VHD程序，全加器。fadd_v.vhd library ieee</p><p><b>　　結(jié)語</b></p><p>　　通過我們小組成員的共同努力，完成了由74LS283構(gòu)成的4位二進(jìn)制全加器的