2位二進(jìn)制數(shù)據(jù)比較器實(shí)驗(yàn)報(bào)告

1、2位二進(jìn)制數(shù)據(jù)比較器實(shí)驗(yàn)報(bào)告 位二進(jìn)制數(shù)據(jù)比較器實(shí)驗(yàn)報(bào)告一實(shí)驗(yàn)?zāi)康?. 熟悉Quartus II軟件的基本操作2. 學(xué)習(xí)使用Verilog HDL進(jìn)行設(shè)計(jì)輸入3. 逐步掌握軟件輸入、編譯、仿真的過程二實(shí)驗(yàn)說明本次實(shí)驗(yàn)是要設(shè)計(jì)一個(gè)2位的二進(jìn)制數(shù)據(jù)比較 器。該電路應(yīng)有兩個(gè)數(shù)據(jù)輸入端口A、B，每個(gè)端口的 數(shù)據(jù)寬度為2 ，分別設(shè)為A0、A1和B0、B1、A0、B0 為數(shù)據(jù)低位，、B1為數(shù)據(jù)高位。電路的輸出端口分 別為EQ（A=B的輸出信號(hào)）、L

2、G（A>B時(shí)的輸出信號(hào)） 和SM（A<B的輸出信號(hào)）。2位二進(jìn)制數(shù)據(jù)比較器真值表 位二進(jìn)制數(shù)據(jù)比較器真值表I C = A3 - RC ■ PT + AC ■ Al ■ 4- Al - MSM =熟? BQ，B1 +而，曲? BC + N ? Bl三實(shí)驗(yàn)要求輸入信號(hào) 輸出信號(hào)A1 A0 B1 B0 EQ LG SM0 0 0 0 1 0 00 0 0 1 0 0 10 0 1 0 0 0 10 0 1 1 0 0 10 1 0

3、 0 0 1 00 1 0 1 1 0 00 1 1 0 0 0 10 1 1 1 0 0 11 0 0 0 0 1 01 0 0 1 0 1 01 0 1 0 1 0 01 0 1 1 0 0 11 1 0 0 0 1 01 1 0 1 0 1 01 1 1 0 0 1 01 1 1 1 1 0 0邏輯表達(dá)式: 二Q =而,行,畫,麗I AQ ? XT ‘ BQ , 而 I 蘊(yùn), A1 ,而 , Bl I AU，Al，BU，B1end