計算機組成原理課程設(shè)計--硬件加減法器的設(shè)計

1、<p><b>　　課 程 設(shè) 計</b></p><p><b>　　課程設(shè)計任務(wù)書</b></p><p>　　2012～2013學(xué)年第 1 學(xué)期</p><p>　　學(xué)生姓名： 專業(yè)班級： </p><p>　　指導(dǎo)教師：

2、 工作部門： </p><p>　　一、課程設(shè)計題目 硬件加減法器的設(shè)計</p><p>　　二、課程設(shè)計內(nèi)容（含技術(shù)指標(biāo)）</p><p>　　1．利用QUARTUS軟件設(shè)計8位的補碼加減法電路。</p><p>　　方案一：用原理圖設(shè)計法設(shè)計8位行波進位加減法器。</p>

3、<p>　　方案二：用原理圖設(shè)計法設(shè)計8位超前進位加法器。</p><p>　　方案三：用VHDL設(shè)計法設(shè)計8位加減法器。</p><p>　　2. 輸入兩個8位數(shù)據(jù)分別存放在A、B寄存器中，通過計算，將結(jié)果Y以十進制顯示在數(shù)碼管上，并判斷是否產(chǎn)生溢出，用V表示，如果溢出，使蜂鳴器報警。</p><p><b>　　總體框圖參考下圖：<

4、/b></p><p><b>　　三、進度安排</b></p><p>　　2012年12月29日，課題講解，布置任務(wù)</p><p>　　2012年12月30日到2013年1月4日，查閱資料，分析、討論與設(shè)計</p><p>　　2013年1月5日到8日，進行各子模塊的設(shè)計，并進行調(diào)試</p>&

5、lt;p>　　2013年1月9日到10日完成各模塊聯(lián)調(diào)，進行測試</p><p>　　2013年1月11日，成果驗收，進行答辯</p><p><b>　　四、基本要求</b></p><p>　　能夠熟練掌握計算機中補碼加法減法的計算方法及溢出判斷方法；</p><p>　　掌握硬件描述語言VHDL及原理圖設(shè)計方

6、法；</p><p>　　熟練掌握Quartus II軟件平臺；</p><p>　　各小組按模塊分工，每人獨立完成自己負責(zé)的模塊；</p><p>　　合作完成最終的硬件下載及調(diào)試；</p><p>　　獨立撰寫符合要求的課程設(shè)計報告。</p><p><b>　　目 錄</b></p

7、><p>　　1 課程設(shè)計概述5</p><p>　　1.1 課設(shè)目的5</p><p>　　1.2 設(shè)計任務(wù)5</p><p>　　1.3 設(shè)計要求5</p><p>　　2 實驗原理與環(huán)境6</p><p>　　2.1 實驗原理7</p><p>　　2.2

8、實驗環(huán)境8</p><p>　　3 總體方案設(shè)計8</p><p>　　3.1 需求分析9</p><p>　　3.2 硬件設(shè)計9</p><p>　　3.3 軟件設(shè)計12</p><p>　　4 實驗過程與調(diào)試15</p><p>　　4.1 仿真XXX15</p>

9、<p>　　4.2 主要故障與調(diào)試16</p><p>　　4.3 實驗流程圖17</p><p>　　5 設(shè)計總結(jié)與心得18</p><p>　　5.1 課設(shè)總結(jié)18</p><p>　　5.2 課設(shè)心得18</p><p><b>　　參考文獻18</b></p&

10、gt;<p><b>　　課程設(shè)計概述</b></p><p><b>　　課設(shè)目的</b></p><p>　　計算機組成原理是計算機專業(yè)的核心專業(yè)基礎(chǔ)課。課程設(shè)計屬于設(shè)計型實驗，不僅鍛煉學(xué)生簡單計算機系統(tǒng)的設(shè)計能力，而且通過進行設(shè)計及實現(xiàn)，進一步提高分析和解決問題的能力。</p><p>　?。?）熟悉所

11、學(xué)知識，將所學(xué)到的知識加以實踐，了解實際電路的工作原理，了解設(shè)計的原理，進步熟悉了計算機的運算器的運行結(jié)構(gòu)，掌握硬件電路的設(shè)計，動手設(shè)計，將課堂所學(xué)加以運用。能夠熟練掌握計算機中補碼加法減法的計算方法及溢出判斷方法；</p><p>　　（2）掌握硬件描述語言VHDL及原理圖設(shè)計方法；</p><p>　　（3）熟練掌握Quartus II軟件平臺。</p><p>

12、;<b>　　設(shè)計任務(wù)</b></p><p>　　計算機系統(tǒng)設(shè)計的總體目標(biāo)是設(shè)計模型機系統(tǒng)的總體結(jié)構(gòu)、指令系統(tǒng)和時序信號。所設(shè)計的主機系統(tǒng)能支持自動和單步運行方式。</p><p><b>　　具體設(shè)計任務(wù)如下：</b></p><p>　　1．利用QUARTUS軟件設(shè)計8位的補碼加減法電路。</p>&l

13、t;p>　　用原理圖設(shè)計法設(shè)計8位行波進位加減法器。</p><p>　　2. 輸入兩個8位數(shù)據(jù)分別存放在A、B寄存器中，通過計算，將結(jié)果Y顯示在數(shù)碼管上，并判斷是否產(chǎn)生溢出，用V表示，如果溢出，使蜂鳴器報警。</p><p><b>　　設(shè)計要求</b></p><p>　　根據(jù)理論課程所學(xué)的至少，設(shè)計出簡單計算機系統(tǒng)的總體方案，結(jié)合各

14、單元實驗積累和課堂上所學(xué)知識，選擇適當(dāng)芯片，設(shè)計簡單的計算機系統(tǒng)，具體要求如下：</p><p>　　根據(jù)課設(shè)指導(dǎo)書的要求，制定設(shè)計方案。</p><p>　　設(shè)計一個八位二進制數(shù)的寄存器。</p><p>　　設(shè)計一個八位二進制數(shù)的加減法器。</p><p>　　畫出自己所涉及計算機系統(tǒng)的原理圖和器件連接頭。</p><

15、p>　　設(shè)計硬件電路，載入試驗箱實現(xiàn)功能。</p><p><b>　　實驗原理與環(huán)境</b></p><p><b>　　實驗原理</b></p><p>　　運用到數(shù)字邏輯與計算機組成原理知識，包括邏輯電路的設(shè)計，及加減法器的原理，根據(jù)運算的過程得到方程，一句方程畫出原理圖。</p><p&g

16、t;　　一位全加器的原理為，兩個二進制數(shù)Ai，Bi和一個進位輸入Ci相加，產(chǎn)生一個和輸出Si，以及一個進位輸出Ci+1。表中列出一位全加器FA進行加法運算的輸入輸出真值表2.1。</p><p>　　表2.1一位全加器真值表</p><p>　　根據(jù)表所示的真值表，三個輸入端和兩個輸出端可按如下邏輯方程進行聯(lián)系；</p><p>　　S i=Ai⊕Bi⊕Ci

17、</p><p>　　Ci+1=AiBi + BiCi+ CiAi </p><p>　　按此表達式組成的FA如圖2.1所示，進位鏈采用一個或門。該原理圖為一位全加器，其中結(jié)果S i由三個輸入信號Ai、Bi、Ci異或得到，信號Ci+1 為進位。實驗要求為八位加減法器，運用八個一位全加器實現(xiàn)。</p><p>　　其中設(shè)計信號M為方式控制輸入線，當(dāng)M=0，

18、做加法（A+B）運算；當(dāng)M=1，做減法（A-B）運算，做減法時，A-B運算轉(zhuǎn)換成[A]補+[-B]補運算。</p><p><b>　　實驗環(huán)境</b></p><p>　?。?）試驗臺設(shè)備EDA試驗箱 </p><p>　?。?）設(shè)計開發(fā)軟件QuartusⅡ </p><p><b>　　總體方案設(shè)計&l

19、t;/b></p><p><b>　　需求分析</b></p><p>　　在系統(tǒng)中，輸入兩個八位二進制數(shù)，運用加法器進行兩個八位二進制數(shù)相加或想減，得到結(jié)果并輸出到顯示器，即一個八位二進制加減法器，并能夠判斷溢出。</p><p>　　但Cn=Cn-1時，運算無溢出；而當(dāng)Cn≠Cn-1時，運算有溢出，經(jīng)異或門產(chǎn)生溢出信號。其中標(biāo)志V=

20、Cn⊕Cn-1，V為判斷溢出的信號。</p><p><b>　　硬件設(shè)計</b></p><p><b>　　總體設(shè)計</b></p><p>　　采用的是硬件設(shè)計，設(shè)計硬件電路，主要設(shè)計出寄存器和加法器，實現(xiàn)八位二進制數(shù)的運算，其中八位二進制寄存器采用VHDL語言程序生成。加法器FA則采用一位加法器生成。</p&

21、gt;<p><b>　　總體結(jié)構(gòu)圖如所示。</b></p><p>　　圖 3.1 總體結(jié)構(gòu)圖</p><p><b>　　8位行波加法器</b></p><p>　　行波進位也就是串行進位，每一位的進位都是由相鄰的低位送來。實驗中，采取用8個一位全加器來實現(xiàn)。結(jié)構(gòu)如圖3.2所示：</p>

22、<p>　　圖 3.2 8位行波進位加法器</p><p>　　可是，在元件庫中沒有一位全加器。那就需要先設(shè)計一個一位全加器。根據(jù)FA的本位和及進位表達式：</p><p>　　Si = AiBiCi-1 </p><p>　　Ci+1=AiBi+(Bi+Ai)Ci-1</p><p>

23、　　做出一位全加器的邏輯電路圖，通過QuartusⅡ來生成元件，方便調(diào)用。</p><p>　　最后，將8個FA串行連接起來就成了8位行波進位加法器。</p><p><b>　　全加器</b></p><p>　　開始時，需先設(shè)計一個一位全加器，然后生成元件模型。</p><p>　　兩個二進制數(shù)Ai,Bi和一個進位輸

24、入Ci相加，產(chǎn)生一個和輸出Si,以及一個進位輸出Ci+1。其中Ai、Bi、Ci-1為輸入，Ci為進位，Si為結(jié)果。</p><p><b>　　寄存器 </b></p><p><b>　　設(shè)計思想</b></p><p>　　用于存儲輸入的信號，當(dāng)輸入A后存在寄存器中，再輸入B，確保兩個數(shù)都輸入后再輸入到加法器中進行運算

25、。</p><p><b>　　設(shè)計方案</b></p><p>　　寄存器為八位寄存器，是由VHDL語言所寫的程序生成，如下所示，</p><p>　　其中包括八位輸入和八位數(shù)出以及一位控制信號LDA。其中D0-D7為八個輸入端，Q0-Q7為八個輸出端，LDA 用于寄存器控制輸入信號。</p><p><b>

26、;　　詳細設(shè)計與實現(xiàn)</b></p><p><b>　　硬件實現(xiàn)</b></p><p><b>　　硬件原理圖</b></p><p>　　采用的是硬件設(shè)計，設(shè)計硬件電路，主要設(shè)計出寄存器和加法器，實現(xiàn)八位二進制數(shù)的運算，其中八位二進制寄存器采用VHDL語言程序生成。加法器FA則采用一位加法器生成。硬件原理

27、如圖 4.所示。</p><p>　　（1） S i=Ai⊕Bi⊕Ci </p><p>　　Ci+1=AiBi + BiCi+ CiAi </p><p>　　按此表達式組成的FA如圖2.1所示，進位鏈采用一個或門。該原理圖為一位全加器，其中結(jié)果S i由三個輸入信號Ai、Bi、Ci異或得到，信號Ci+1 為進位。</p><

28、;p>　　圖4.1一位加法器原理圖</p><p>　　圖 4.2 硬件原理圖</p><p><b>　　寄存器的設(shè)計與實現(xiàn)</b></p><p>　　寄存器是由VHDL語言所寫的程序生成，如下所示，</p><p>　　其中包括八位輸入和八位輸出以及一位控制信號LDA。</p><p>

29、;　　4.1.3 總體原理圖</p><p>　　采用八個全加器，兩個數(shù)的每一相同位對應(yīng)一個全加器，每個全加器有一個結(jié)果輸出和進位。采用兩個寄存器分別寄存數(shù)A和B。其中做加法時M=0，當(dāng)做減法時，置M=1，B的每一位與M異或同時再加上M即加上1，得到（-B）的補碼，利用補碼將減法轉(zhuǎn)換為加法運算，從而節(jié)省電路。原理圖如下所示：</p><p><b>　　總體結(jié)構(gòu)原理圖</b

30、></p><p><b>　　實驗過程與調(diào)試</b></p><p><b>　　仿真XXX</b></p><p>　　做加法將M置為0，高電平為1，低電平為0，置LDA、LDB為1，分別為A和B賦值</p><p><b>　　主要故障與調(diào)試</b></p&g

31、t;<p>　　故障1：由VHDL語言所編寫的八進八出寄存器程序始終無法編譯成功。</p><p>　　分析：由于我們對VHDL語言幾乎是一竅不通，因此當(dāng)編譯出錯時對出錯原因毫無頭緒，只得去翻書，然后一點一點去試，就這樣不斷出錯不斷修改，最后發(fā)現(xiàn)我們沒有把八進八出的引腳一一對應(yīng)，當(dāng)我們以為這次肯定沒問題時，發(fā)現(xiàn)還是出現(xiàn)了錯誤，當(dāng)時我們差點崩潰，于是又去仔細的檢查一遍，才發(fā)現(xiàn)我們在then語句后面多加

32、了一副括號，去掉括號后才終于編譯成功。</p><p>　　故障2：在我們在EDA試驗箱上連好線后準(zhǔn)備測試時發(fā)現(xiàn)輸出端沒顯示。</p><p>　　分析：原理圖通過了編譯，應(yīng)該不是原理圖的問題。問題應(yīng)該出在連線上，鎖定該范圍后我們就開始檢查引腳，對每個引腳進行一一核對檢查，發(fā)現(xiàn)也沒問題。于是我們進一步縮小范圍，檢查是否是有些線接觸不良，果然當(dāng)我們換掉5v電壓接口的那根線后輸出端有顯示了，測

33、試成功了。</p><p><b>　　實驗流程圖</b></p><p>　　1. 2012年12月29日，課題講解，布置任務(wù)；</p><p>　　2. 2012年12月30日到2013年1月4日，查閱資料，分析、討論與設(shè)計；</p><p>　　3. 2013年1月5日到8日，進行各子模塊的設(shè)計，并進行調(diào)試；

34、</p><p>　　4. 2013年1月9日到10日完成各模塊聯(lián)調(diào)，進行測試；</p><p>　　5. 2013年1月11日，成果驗收，進行答辯。</p><p><b>　　設(shè)計總結(jié)與心得</b></p><p><b>　　課設(shè)總結(jié)</b></p><p>　　基

35、于對象的存儲是為了克服當(dāng)前基于塊的存儲存在的諸多難題，在存儲接口和結(jié)構(gòu)層次的重要發(fā)展?？梢愿鶕?jù)應(yīng)用負載選擇優(yōu)化的存儲策略。作了如下幾點工作：</p><p>　　在此次課程設(shè)計中我們設(shè)計了了一個硬件加減法器。</p><p>　　實現(xiàn)了用8位行波進行8位二進制數(shù)的加減運算。</p><p>　　完成了全加器的設(shè)計，用VHDL語言編寫一個八進八出的寄存器，原理圖的連線

36、，用8位行波進行8位二進制數(shù)的加減運算得測試。</p><p><b>　　課設(shè)心得</b></p><p>　　在這一次課外實踐中，我覺得自己收獲不少。實踐過程中，我遇到了不少問題，但是通過對課本的理解和在網(wǎng)上資料的查找，以及不懈的努力，鍛煉了我動手實驗和獨立思考的能力。這次實踐使自己的課本知識可以通過實驗進行深一步認識，使得理論與實際相結(jié)合，加深自己對課本的理解，

37、同時也鍛煉了自己的分析理解能力。其次，我因此認識了EDA平臺，對QuartusⅡ軟件的使用也有了一個學(xué)習(xí)的過程，我學(xué)會了如何使用QuartusⅡ來制作邏輯電路圖，實現(xiàn)邏輯電路的仿真，并對邏輯電路進行時序分析。</p><p>　　然而，由于時間的關(guān)系，這次實踐肯定也有一些不足的地方。但是，最起碼我做了一些成果出來，我體驗到了這次實踐的過程。相信以后我會以更加積極的態(tài)度去對待學(xué)習(xí)，認真對待每一個實驗，珍惜每一分每一

38、秒，學(xué)到最多的知識和方法，鍛煉自己的能力，這個是我在實驗上學(xué)到的最重要的東西，也使以后都將受益匪淺。</p><p><b>　　參考文獻</b></p><p>　　秦磊華，王小蘭. 計算機組成原理實驗指導(dǎo)及課程設(shè)計指導(dǎo)書(基于EDA平臺). 武漢：華中科技大學(xué)出版社，2010年.</p><p>　　秦磊華，吳非，莫正坤.計算機組成原理.

39、北京：清華大學(xué)出版社，2011年.</p><p>　　DAVID A.PATTERSON(美).計算機組成與設(shè)計硬件/軟件接口(原書第3版).北京：機械工業(yè)出版社. 2007年.</p><p>　　袁春風(fēng)編著. 計算機組成與系統(tǒng)結(jié)構(gòu). 北京：清華大學(xué)出版社，2011年.</p><p>　　張志剛，F(xiàn)PGA 與SOPC 設(shè)計教程-DE2 實踐. 西安：電子科技大