計(jì)算機(jī)組成原理課程設(shè)計(jì)--硬件加減法器的設(shè)計(jì)

1、<p><b>　　課 程 設(shè) 計(jì)</b></p><p><b>　　課程設(shè)計(jì)任務(wù)書(shū)</b></p><p>　　2012～2013學(xué)年第 1 學(xué)期</p><p>　　學(xué)生姓名： 專業(yè)班級(jí)： </p><p>　　指導(dǎo)教師：

2、 工作部門(mén)： </p><p>　　一、課程設(shè)計(jì)題目 硬件加減法器的設(shè)計(jì)</p><p>　　二、課程設(shè)計(jì)內(nèi)容（含技術(shù)指標(biāo)）</p><p>　　1．利用QUARTUS軟件設(shè)計(jì)8位的補(bǔ)碼加減法電路。</p><p>　　方案一：用原理圖設(shè)計(jì)法設(shè)計(jì)8位行波進(jìn)位加減法器。</p>

3、<p>　　方案二：用原理圖設(shè)計(jì)法設(shè)計(jì)8位超前進(jìn)位加法器。</p><p>　　方案三：用VHDL設(shè)計(jì)法設(shè)計(jì)8位加減法器。</p><p>　　2. 輸入兩個(gè)8位數(shù)據(jù)分別存放在A、B寄存器中，通過(guò)計(jì)算，將結(jié)果Y以十進(jìn)制顯示在數(shù)碼管上，并判斷是否產(chǎn)生溢出，用V表示，如果溢出，使蜂鳴器報(bào)警。</p><p><b>　　總體框圖參考下圖：<

4、/b></p><p><b>　　三、進(jìn)度安排</b></p><p>　　2012年12月29日，課題講解，布置任務(wù)</p><p>　　2012年12月30日到2013年1月4日，查閱資料，分析、討論與設(shè)計(jì)</p><p>　　2013年1月5日到8日，進(jìn)行各子模塊的設(shè)計(jì)，并進(jìn)行調(diào)試</p>&

5、lt;p>　　2013年1月9日到10日完成各模塊聯(lián)調(diào)，進(jìn)行測(cè)試</p><p>　　2013年1月11日，成果驗(yàn)收，進(jìn)行答辯</p><p><b>　　四、基本要求</b></p><p>　　能夠熟練掌握計(jì)算機(jī)中補(bǔ)碼加法減法的計(jì)算方法及溢出判斷方法；</p><p>　　掌握硬件描述語(yǔ)言VHDL及原理圖設(shè)計(jì)方

6、法；</p><p>　　熟練掌握Quartus II軟件平臺(tái)；</p><p>　　各小組按模塊分工，每人獨(dú)立完成自己負(fù)責(zé)的模塊；</p><p>　　合作完成最終的硬件下載及調(diào)試；</p><p>　　獨(dú)立撰寫(xiě)符合要求的課程設(shè)計(jì)報(bào)告。</p><p><b>　　目 錄</b></p

7、><p>　　1 課程設(shè)計(jì)概述5</p><p>　　1.1 課設(shè)目的5</p><p>　　1.2 設(shè)計(jì)任務(wù)5</p><p>　　1.3 設(shè)計(jì)要求5</p><p>　　2 實(shí)驗(yàn)原理與環(huán)境6</p><p>　　2.1 實(shí)驗(yàn)原理7</p><p>　　2.2

8、實(shí)驗(yàn)環(huán)境8</p><p>　　3 總體方案設(shè)計(jì)8</p><p>　　3.1 需求分析9</p><p>　　3.2 硬件設(shè)計(jì)9</p><p>　　3.3 軟件設(shè)計(jì)12</p><p>　　4 實(shí)驗(yàn)過(guò)程與調(diào)試15</p><p>　　4.1 仿真XXX15</p>

9、<p>　　4.2 主要故障與調(diào)試16</p><p>　　4.3 實(shí)驗(yàn)流程圖17</p><p>　　5 設(shè)計(jì)總結(jié)與心得18</p><p>　　5.1 課設(shè)總結(jié)18</p><p>　　5.2 課設(shè)心得18</p><p><b>　　參考文獻(xiàn)18</b></p&

10、gt;<p><b>　　課程設(shè)計(jì)概述</b></p><p><b>　　課設(shè)目的</b></p><p>　　計(jì)算機(jī)組成原理是計(jì)算機(jī)專業(yè)的核心專業(yè)基礎(chǔ)課。課程設(shè)計(jì)屬于設(shè)計(jì)型實(shí)驗(yàn)，不僅鍛煉學(xué)生簡(jiǎn)單計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)能力，而且通過(guò)進(jìn)行設(shè)計(jì)及實(shí)現(xiàn)，進(jìn)一步提高分析和解決問(wèn)題的能力。</p><p>　　（1）熟悉所

11、學(xué)知識(shí)，將所學(xué)到的知識(shí)加以實(shí)踐，了解實(shí)際電路的工作原理，了解設(shè)計(jì)的原理，進(jìn)步熟悉了計(jì)算機(jī)的運(yùn)算器的運(yùn)行結(jié)構(gòu)，掌握硬件電路的設(shè)計(jì)，動(dòng)手設(shè)計(jì)，將課堂所學(xué)加以運(yùn)用。能夠熟練掌握計(jì)算機(jī)中補(bǔ)碼加法減法的計(jì)算方法及溢出判斷方法；</p><p>　?。?）掌握硬件描述語(yǔ)言VHDL及原理圖設(shè)計(jì)方法；</p><p>　?。?）熟練掌握Quartus II軟件平臺(tái)。</p><p>

12、;<b>　　設(shè)計(jì)任務(wù)</b></p><p>　　計(jì)算機(jī)系統(tǒng)設(shè)計(jì)的總體目標(biāo)是設(shè)計(jì)模型機(jī)系統(tǒng)的總體結(jié)構(gòu)、指令系統(tǒng)和時(shí)序信號(hào)。所設(shè)計(jì)的主機(jī)系統(tǒng)能支持自動(dòng)和單步運(yùn)行方式。</p><p><b>　　具體設(shè)計(jì)任務(wù)如下：</b></p><p>　　1．利用QUARTUS軟件設(shè)計(jì)8位的補(bǔ)碼加減法電路。</p>&l

13、t;p>　　用原理圖設(shè)計(jì)法設(shè)計(jì)8位行波進(jìn)位加減法器。</p><p>　　2. 輸入兩個(gè)8位數(shù)據(jù)分別存放在A、B寄存器中，通過(guò)計(jì)算，將結(jié)果Y顯示在數(shù)碼管上，并判斷是否產(chǎn)生溢出，用V表示，如果溢出，使蜂鳴器報(bào)警。</p><p><b>　　設(shè)計(jì)要求</b></p><p>　　根據(jù)理論課程所學(xué)的至少，設(shè)計(jì)出簡(jiǎn)單計(jì)算機(jī)系統(tǒng)的總體方案，結(jié)合各

14、單元實(shí)驗(yàn)積累和課堂上所學(xué)知識(shí)，選擇適當(dāng)芯片，設(shè)計(jì)簡(jiǎn)單的計(jì)算機(jī)系統(tǒng)，具體要求如下：</p><p>　　根據(jù)課設(shè)指導(dǎo)書(shū)的要求，制定設(shè)計(jì)方案。</p><p>　　設(shè)計(jì)一個(gè)八位二進(jìn)制數(shù)的寄存器。</p><p>　　設(shè)計(jì)一個(gè)八位二進(jìn)制數(shù)的加減法器。</p><p>　　畫(huà)出自己所涉及計(jì)算機(jī)系統(tǒng)的原理圖和器件連接頭。</p><

15、p>　　設(shè)計(jì)硬件電路，載入試驗(yàn)箱實(shí)現(xiàn)功能。</p><p><b>　　實(shí)驗(yàn)原理與環(huán)境</b></p><p><b>　　實(shí)驗(yàn)原理</b></p><p>　　運(yùn)用到數(shù)字邏輯與計(jì)算機(jī)組成原理知識(shí)，包括邏輯電路的設(shè)計(jì)，及加減法器的原理，根據(jù)運(yùn)算的過(guò)程得到方程，一句方程畫(huà)出原理圖。</p><p&g

16、t;　　一位全加器的原理為，兩個(gè)二進(jìn)制數(shù)Ai，Bi和一個(gè)進(jìn)位輸入Ci相加，產(chǎn)生一個(gè)和輸出Si，以及一個(gè)進(jìn)位輸出Ci+1。表中列出一位全加器FA進(jìn)行加法運(yùn)算的輸入輸出真值表2.1。</p><p>　　表2.1一位全加器真值表</p><p>　　根據(jù)表所示的真值表，三個(gè)輸入端和兩個(gè)輸出端可按如下邏輯方程進(jìn)行聯(lián)系；</p><p>　　S i=Ai⊕Bi⊕Ci

17、</p><p>　　Ci+1=AiBi + BiCi+ CiAi </p><p>　　按此表達(dá)式組成的FA如圖2.1所示，進(jìn)位鏈采用一個(gè)或門(mén)。該原理圖為一位全加器，其中結(jié)果S i由三個(gè)輸入信號(hào)Ai、Bi、Ci異或得到，信號(hào)Ci+1 為進(jìn)位。實(shí)驗(yàn)要求為八位加減法器，運(yùn)用八個(gè)一位全加器實(shí)現(xiàn)。</p><p>　　其中設(shè)計(jì)信號(hào)M為方式控制輸入線，當(dāng)M=0，

18、做加法（A+B）運(yùn)算；當(dāng)M=1，做減法（A-B）運(yùn)算，做減法時(shí)，A-B運(yùn)算轉(zhuǎn)換成[A]補(bǔ)+[-B]補(bǔ)運(yùn)算。</p><p><b>　　實(shí)驗(yàn)環(huán)境</b></p><p>　?。?）試驗(yàn)臺(tái)設(shè)備EDA試驗(yàn)箱 </p><p>　?。?）設(shè)計(jì)開(kāi)發(fā)軟件QuartusⅡ </p><p><b>　　總體方案設(shè)計(jì)&l

19、t;/b></p><p><b>　　需求分析</b></p><p>　　在系統(tǒng)中，輸入兩個(gè)八位二進(jìn)制數(shù)，運(yùn)用加法器進(jìn)行兩個(gè)八位二進(jìn)制數(shù)相加或想減，得到結(jié)果并輸出到顯示器，即一個(gè)八位二進(jìn)制加減法器，并能夠判斷溢出。</p><p>　　但Cn=Cn-1時(shí)，運(yùn)算無(wú)溢出；而當(dāng)Cn≠Cn-1時(shí)，運(yùn)算有溢出，經(jīng)異或門(mén)產(chǎn)生溢出信號(hào)。其中標(biāo)志V=

20、Cn⊕Cn-1，V為判斷溢出的信號(hào)。</p><p><b>　　硬件設(shè)計(jì)</b></p><p><b>　　總體設(shè)計(jì)</b></p><p>　　采用的是硬件設(shè)計(jì)，設(shè)計(jì)硬件電路，主要設(shè)計(jì)出寄存器和加法器，實(shí)現(xiàn)八位二進(jìn)制數(shù)的運(yùn)算，其中八位二進(jìn)制寄存器采用VHDL語(yǔ)言程序生成。加法器FA則采用一位加法器生成。</p&

21、gt;<p><b>　　總體結(jié)構(gòu)圖如所示。</b></p><p>　　圖 3.1 總體結(jié)構(gòu)圖</p><p><b>　　8位行波加法器</b></p><p>　　行波進(jìn)位也就是串行進(jìn)位，每一位的進(jìn)位都是由相鄰的低位送來(lái)。實(shí)驗(yàn)中，采取用8個(gè)一位全加器來(lái)實(shí)現(xiàn)。結(jié)構(gòu)如圖3.2所示：</p>

22、<p>　　圖 3.2 8位行波進(jìn)位加法器</p><p>　　可是，在元件庫(kù)中沒(méi)有一位全加器。那就需要先設(shè)計(jì)一個(gè)一位全加器。根據(jù)FA的本位和及進(jìn)位表達(dá)式：</p><p>　　Si = AiBiCi-1 </p><p>　　Ci+1=AiBi+(Bi+Ai)Ci-1</p><p>

23、　　做出一位全加器的邏輯電路圖，通過(guò)QuartusⅡ來(lái)生成元件，方便調(diào)用。</p><p>　　最后，將8個(gè)FA串行連接起來(lái)就成了8位行波進(jìn)位加法器。</p><p><b>　　全加器</b></p><p>　　開(kāi)始時(shí)，需先設(shè)計(jì)一個(gè)一位全加器，然后生成元件模型。</p><p>　　兩個(gè)二進(jìn)制數(shù)Ai,Bi和一個(gè)進(jìn)位輸

24、入Ci相加，產(chǎn)生一個(gè)和輸出Si,以及一個(gè)進(jìn)位輸出Ci+1。其中Ai、Bi、Ci-1為輸入，Ci為進(jìn)位，Si為結(jié)果。</p><p><b>　　寄存器 </b></p><p><b>　　設(shè)計(jì)思想</b></p><p>　　用于存儲(chǔ)輸入的信號(hào)，當(dāng)輸入A后存在寄存器中，再輸入B，確保兩個(gè)數(shù)都輸入后再輸入到加法器中進(jìn)行運(yùn)算

25、。</p><p><b>　　設(shè)計(jì)方案</b></p><p>　　寄存器為八位寄存器，是由VHDL語(yǔ)言所寫(xiě)的程序生成，如下所示，</p><p>　　其中包括八位輸入和八位數(shù)出以及一位控制信號(hào)LDA。其中D0-D7為八個(gè)輸入端，Q0-Q7為八個(gè)輸出端，LDA 用于寄存器控制輸入信號(hào)。</p><p><b>

26、;　　詳細(xì)設(shè)計(jì)與實(shí)現(xiàn)</b></p><p><b>　　硬件實(shí)現(xiàn)</b></p><p><b>　　硬件原理圖</b></p><p>　　采用的是硬件設(shè)計(jì)，設(shè)計(jì)硬件電路，主要設(shè)計(jì)出寄存器和加法器，實(shí)現(xiàn)八位二進(jìn)制數(shù)的運(yùn)算，其中八位二進(jìn)制寄存器采用VHDL語(yǔ)言程序生成。加法器FA則采用一位加法器生成。硬件原理

27、如圖 4.所示。</p><p>　?。?） S i=Ai⊕Bi⊕Ci </p><p>　　Ci+1=AiBi + BiCi+ CiAi </p><p>　　按此表達(dá)式組成的FA如圖2.1所示，進(jìn)位鏈采用一個(gè)或門(mén)。該原理圖為一位全加器，其中結(jié)果S i由三個(gè)輸入信號(hào)Ai、Bi、Ci異或得到，信號(hào)Ci+1 為進(jìn)位。</p><

28、;p>　　圖4.1一位加法器原理圖</p><p>　　圖 4.2 硬件原理圖</p><p><b>　　寄存器的設(shè)計(jì)與實(shí)現(xiàn)</b></p><p>　　寄存器是由VHDL語(yǔ)言所寫(xiě)的程序生成，如下所示，</p><p>　　其中包括八位輸入和八位輸出以及一位控制信號(hào)LDA。</p><p>

29、;　　4.1.3 總體原理圖</p><p>　　采用八個(gè)全加器，兩個(gè)數(shù)的每一相同位對(duì)應(yīng)一個(gè)全加器，每個(gè)全加器有一個(gè)結(jié)果輸出和進(jìn)位。采用兩個(gè)寄存器分別寄存數(shù)A和B。其中做加法時(shí)M=0，當(dāng)做減法時(shí)，置M=1，B的每一位與M異或同時(shí)再加上M即加上1，得到（-B）的補(bǔ)碼，利用補(bǔ)碼將減法轉(zhuǎn)換為加法運(yùn)算，從而節(jié)省電路。原理圖如下所示：</p><p><b>　　總體結(jié)構(gòu)原理圖</b

30、></p><p><b>　　實(shí)驗(yàn)過(guò)程與調(diào)試</b></p><p><b>　　仿真XXX</b></p><p>　　做加法將M置為0，高電平為1，低電平為0，置LDA、LDB為1，分別為A和B賦值</p><p><b>　　主要故障與調(diào)試</b></p&g

31、t;<p>　　故障1：由VHDL語(yǔ)言所編寫(xiě)的八進(jìn)八出寄存器程序始終無(wú)法編譯成功。</p><p>　　分析：由于我們對(duì)VHDL語(yǔ)言幾乎是一竅不通，因此當(dāng)編譯出錯(cuò)時(shí)對(duì)出錯(cuò)原因毫無(wú)頭緒，只得去翻書(shū)，然后一點(diǎn)一點(diǎn)去試，就這樣不斷出錯(cuò)不斷修改，最后發(fā)現(xiàn)我們沒(méi)有把八進(jìn)八出的引腳一一對(duì)應(yīng)，當(dāng)我們以為這次肯定沒(méi)問(wèn)題時(shí)，發(fā)現(xiàn)還是出現(xiàn)了錯(cuò)誤，當(dāng)時(shí)我們差點(diǎn)崩潰，于是又去仔細(xì)的檢查一遍，才發(fā)現(xiàn)我們?cè)趖hen語(yǔ)句后面多加

32、了一副括號(hào)，去掉括號(hào)后才終于編譯成功。</p><p>　　故障2：在我們?cè)贓DA試驗(yàn)箱上連好線后準(zhǔn)備測(cè)試時(shí)發(fā)現(xiàn)輸出端沒(méi)顯示。</p><p>　　分析：原理圖通過(guò)了編譯，應(yīng)該不是原理圖的問(wèn)題。問(wèn)題應(yīng)該出在連線上，鎖定該范圍后我們就開(kāi)始檢查引腳，對(duì)每個(gè)引腳進(jìn)行一一核對(duì)檢查，發(fā)現(xiàn)也沒(méi)問(wèn)題。于是我們進(jìn)一步縮小范圍，檢查是否是有些線接觸不良，果然當(dāng)我們換掉5v電壓接口的那根線后輸出端有顯示了，測(cè)

33、試成功了。</p><p><b>　　實(shí)驗(yàn)流程圖</b></p><p>　　1. 2012年12月29日，課題講解，布置任務(wù)；</p><p>　　2. 2012年12月30日到2013年1月4日，查閱資料，分析、討論與設(shè)計(jì)；</p><p>　　3. 2013年1月5日到8日，進(jìn)行各子模塊的設(shè)計(jì)，并進(jìn)行調(diào)試；

34、</p><p>　　4. 2013年1月9日到10日完成各模塊聯(lián)調(diào)，進(jìn)行測(cè)試；</p><p>　　5. 2013年1月11日，成果驗(yàn)收，進(jìn)行答辯。</p><p><b>　　設(shè)計(jì)總結(jié)與心得</b></p><p><b>　　課設(shè)總結(jié)</b></p><p>　　基

35、于對(duì)象的存儲(chǔ)是為了克服當(dāng)前基于塊的存儲(chǔ)存在的諸多難題，在存儲(chǔ)接口和結(jié)構(gòu)層次的重要發(fā)展。可以根據(jù)應(yīng)用負(fù)載選擇優(yōu)化的存儲(chǔ)策略。作了如下幾點(diǎn)工作：</p><p>　　在此次課程設(shè)計(jì)中我們?cè)O(shè)計(jì)了了一個(gè)硬件加減法器。</p><p>　　實(shí)現(xiàn)了用8位行波進(jìn)行8位二進(jìn)制數(shù)的加減運(yùn)算。</p><p>　　完成了全加器的設(shè)計(jì)，用VHDL語(yǔ)言編寫(xiě)一個(gè)八進(jìn)八出的寄存器，原理圖的連線

36、，用8位行波進(jìn)行8位二進(jìn)制數(shù)的加減運(yùn)算得測(cè)試。</p><p><b>　　課設(shè)心得</b></p><p>　　在這一次課外實(shí)踐中，我覺(jué)得自己收獲不少。實(shí)踐過(guò)程中，我遇到了不少問(wèn)題，但是通過(guò)對(duì)課本的理解和在網(wǎng)上資料的查找，以及不懈的努力，鍛煉了我動(dòng)手實(shí)驗(yàn)和獨(dú)立思考的能力。這次實(shí)踐使自己的課本知識(shí)可以通過(guò)實(shí)驗(yàn)進(jìn)行深一步認(rèn)識(shí)，使得理論與實(shí)際相結(jié)合，加深自己對(duì)課本的理解，

37、同時(shí)也鍛煉了自己的分析理解能力。其次，我因此認(rèn)識(shí)了EDA平臺(tái)，對(duì)QuartusⅡ軟件的使用也有了一個(gè)學(xué)習(xí)的過(guò)程，我學(xué)會(huì)了如何使用QuartusⅡ來(lái)制作邏輯電路圖，實(shí)現(xiàn)邏輯電路的仿真，并對(duì)邏輯電路進(jìn)行時(shí)序分析。</p><p>　　然而，由于時(shí)間的關(guān)系，這次實(shí)踐肯定也有一些不足的地方。但是，最起碼我做了一些成果出來(lái)，我體驗(yàn)到了這次實(shí)踐的過(guò)程。相信以后我會(huì)以更加積極的態(tài)度去對(duì)待學(xué)習(xí)，認(rèn)真對(duì)待每一個(gè)實(shí)驗(yàn)，珍惜每一分每一

38、秒，學(xué)到最多的知識(shí)和方法，鍛煉自己的能力，這個(gè)是我在實(shí)驗(yàn)上學(xué)到的最重要的東西，也使以后都將受益匪淺。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　秦磊華，王小蘭. 計(jì)算機(jī)組成原理實(shí)驗(yàn)指導(dǎo)及課程設(shè)計(jì)指導(dǎo)書(shū)(基于EDA平臺(tái)). 武漢：華中科技大學(xué)出版社，2010年.</p><p>　　秦磊華，吳非，莫正坤.計(jì)算機(jī)組成原理.

39、北京：清華大學(xué)出版社，2011年.</p><p>　　DAVID A.PATTERSON(美).計(jì)算機(jī)組成與設(shè)計(jì)硬件/軟件接口(原書(shū)第3版).北京：機(jī)械工業(yè)出版社. 2007年.</p><p>　　袁春風(fēng)編著. 計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu). 北京：清華大學(xué)出版社，2011年.</p><p>　　張志剛，F(xiàn)PGA 與SOPC 設(shè)計(jì)教程-DE2 實(shí)踐. 西安：電子科技大