計(jì)算機(jī)組成原理課程設(shè)計(jì)--用硬件描述語言設(shè)計(jì)cpu

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文檔簡介

1、　　用硬件描述語言設(shè)計(jì)CPU　　摘要　　本次設(shè)計(jì)完全用verilog硬件描述語言編寫微處理器的各個(gè)部件，在頂層文件里將各個(gè)部件連接起來，形成一個(gè)簡單的微處理器，加上一些外圍模塊來實(shí)現(xiàn)一些功能。本次設(shè)計(jì)在合理性與實(shí)用性上沒有考慮。只為了達(dá)到技術(shù)指標(biāo)，從原理上完成一個(gè)簡單的cpu設(shè)計(jì)。

2、;　　關(guān)鍵字：verilog，微處理器，CPU設(shè)計(jì)　　Design CPU In Hardware Description Language　　Abstract　　The design completely microprocessor verilog

3、hardware description language in all parts, the top file in the various components connected together to form a simple microprocessor, plus some peripheral modules to achieve some functionality. The design does not have

4、a reasonable and practical considerations. Only to achieve technical indicators, from the principles of the cpu to complete a simple cpu design.　　Key Words:verilog, microprocessor, CPU design</p&g

5、t;　　目錄　　第1章設(shè)計(jì)任務(wù)和技術(shù)指標(biāo).........................................5　　第2章簡單介紹...................................................6

6、2.1微處理器硬件系統(tǒng)及原理......................................6　　2.1.1內(nèi)部組成...............................................6　　2.1.2外圍模塊...............................................8</p&

7、gt;　　2.2處理器指令系統(tǒng)及功能........................................8　　第3章各模塊的設(shè)計(jì)及實(shí)現(xiàn).........................................9　　3.1時(shí)鐘發(fā)生器的設(shè)計(jì)及實(shí)現(xiàn)...................................

8、...9　　3.2程序計(jì)數(shù)器的設(shè)計(jì)及實(shí)現(xiàn).....................................12　　3.3指令寄存器的設(shè)計(jì)及實(shí)現(xiàn).....................................13　　3.4運(yùn)算器的設(shè)計(jì)及實(shí)現(xiàn).............................

9、............14　　3.5累加器的設(shè)計(jì)及實(shí)現(xiàn).........................................16　　3.6地址選擇器的設(shè)計(jì)及實(shí)現(xiàn).....................................17　　3.7數(shù)據(jù)選擇器的設(shè)計(jì)及實(shí)現(xiàn)...............

10、......................17　　3.8控制器的設(shè)計(jì)及實(shí)現(xiàn).........................................18　　3.9 ROM的設(shè)計(jì)及實(shí)現(xiàn)..........................................25　　3.10 RAM的設(shè)計(jì)及實(shí)現(xiàn).

11、........................................26　　第4章 CPU的測試...............................................27　　4.1乘法測試...................................................29&

12、lt;p>　　4.2除法測試...................................................29　　4.3減1測試...................................................29　　4.4加、減1測試...................................

13、............30　　4.5測試結(jié)果...................................................30　　第5章總結(jié)......................................................33　　第6章參考文獻(xiàn).......

14、...........................................34　　第1章設(shè)計(jì)任務(wù)和技術(shù)指標(biāo)　　運(yùn)用在“數(shù)字電路與邏輯設(shè)計(jì)”課程中學(xué)過的基本理論知識(shí)，設(shè)計(jì)并用可編程邏輯器件實(shí)現(xiàn)一個(gè)簡單的八位操作數(shù)的微處理器。完成微處理器硬件系統(tǒng)設(shè)計(jì)和指令系統(tǒng)設(shè)計(jì)兩個(gè)方面的任務(wù)，使微處理器能實(shí)現(xiàn)。<

15、;b>　　第2章簡單介紹　　本次設(shè)計(jì)完全用verilog硬件描述語言編寫微處理器的各個(gè)部件，在頂層文件里將各個(gè)部件連接起來，形成一個(gè)簡單的微處理器，加上一些外圍模塊來實(shí)現(xiàn)一些功能。本次設(shè)計(jì)在合理性與實(shí)用性上沒有考慮。只為了達(dá)到技術(shù)指標(biāo)，從原理上完成一個(gè)簡單的CPU設(shè)計(jì)。　　2.1微處理器硬件系統(tǒng)及原理&

16、lt;p>　　2.1.1內(nèi)部組成　　微處理器硬件由以下八個(gè)基本部件組成：　　運(yùn)算器、控制器、指令寄存分離器、時(shí)鐘發(fā)生器、程序計(jì)數(shù)器、累加器、地址選擇器、數(shù)據(jù)選擇器。　　時(shí)鐘發(fā)生器clk-gen：利用輸入時(shí)鐘信號(hào)生成三個(gè)時(shí)鐘信號(hào)送往對(duì)應(yīng)的部件。&l

17、t;p>　　程序計(jì)數(shù)器PC：存放將要執(zhí)行的指令地址。　　指令寄存器IR：存放被執(zhí)行的操作碼和操作數(shù)的地址，直接供運(yùn)算器與控制器。　　控制器CON：根據(jù)操作碼產(chǎn)生一系列時(shí)序邏輯信號(hào)，控制微處理器各個(gè)部件協(xié)調(diào)一致地完成每條指令相應(yīng)的操作。　　運(yùn)算器ALU：當(dāng)時(shí)鐘上升沿來時(shí)對(duì)累加器與數(shù)據(jù)總線上的數(shù)進(jìn)行加減乘除或邏

18、輯運(yùn)算。　　累加器ACC：暫時(shí)存放運(yùn)算結(jié)果。　　地址選擇器：選擇輸出到地址總線上的地址，是PC還是操作數(shù)地址。　　數(shù)據(jù)選擇器：選通ALU的運(yùn)算結(jié)果輸出到數(shù)據(jù)總線上去。　　下面是內(nèi)部連接圖：&l

19、t;b>　　2.1.2外圍模塊　　程序存儲(chǔ)器ROM：存放程序指令。　　數(shù)據(jù)存儲(chǔ)器RAM：讀取存放運(yùn)算中間變量等臨時(shí)數(shù)據(jù)。　　輸入輸出特殊寄存器：數(shù)據(jù)的輸入輸出。　　外部部分連接圖：&l

20、t;p>　　外圍設(shè)備通過總線連接CPU　　2.2 處理器指令系統(tǒng)及功能　　處理器的基本指令字長為Ｗ位，指令的每一位從高到低用DW，DW-1，…，D1，D0表示，有些微處理器的一條指令包括多個(gè)指令字長，即每條指令的長度不一樣，例如intel的80386等。本實(shí)驗(yàn)為了簡化設(shè)計(jì)，規(guī)定所有的指令都是單指令字的指令，且所有指令的長度都是8，即一個(gè)字節(jié)。因此可

21、以有8種操作，5根地址線尋址空間為32B。　　指令的前三位為操作碼，后5位為操作數(shù)的地址，尋址方式只設(shè)計(jì)了直接尋址。詳細(xì)如下表：　　表2-1　　第3章各模塊的設(shè)計(jì)及實(shí)現(xiàn)　　3.1時(shí)鐘發(fā)生器：&l

22、t;/p>　　時(shí)鐘發(fā)生器clk-gen的波形見下圖：　　Verilog代碼：　　module clk_gen(clk,reset,fetch,alu_clk,clk1);　　input clk,reset;<p&

23、gt;　　output fetch,alu_clk,clk1;　　wire clk,reset;　　reg fetch,alu_clk;　　reg[7:0] state;　　param

24、eterSSS0 = 8'b00000000,　　SSS1 = 8'b00000001,　　SSS2 = 8'b00000010　　SSS3 &#

25、160;= 8'b00000100　　SSS4 = 8'b00001000,　　SSS5 = 8'b00010000,　　SSS6 =

26、8'b00100000,　　SSS7 = 8'b01000000,　　SSS8 = 8'b10000000;　　assign clk1 =

27、0;clk;　　always @ (posedge clk)　　if(reset)　　begin　　fetch

28、0; <= 0;　　alu_clk <= 0;　　state <= SSS0;　　end<

29、b>　　else　　begin　　case(state)　　SSS0:　　begin　　s

30、tate <= SSS1;　　end　　SSS1：　　begin　　fetch<=~fetch;<

31、;/p>　　state<=SSS2;　　end　　SSS2:　　begin　　state<=SSS3;</p&g

32、t;　　end　　SSS3:　　begin　　state<=SSS4;　　end</p

33、>　　SSS4:　　begin　　state<=SSS5;　　end　　SSS5:&l

34、t;/p>　　begin　　fetch<=~fetch;　　state<=SSS6;　　end　　SSS6:</

35、p>　　begin　　alu_clk<=~alu_clk;　　state<=SSS7;　　end　　SSS7:<

36、/p>　　begin　　alu_clk<=~alu_clk;　　state<=SSS8;　　end　　SSS8:<

37、;/p>　　begin　　state<=SSS1;　　end　　default:state<=8’bxxxxxxxx;　　endcase&

38、lt;/b>　　end　　endmodule　　3.2 程序計(jì)數(shù)器　　程序計(jì)數(shù)器用于提供指令地址，以便讀取指令，指令按地址順序存放在存儲(chǔ)器中。有兩種途徑

39、可形成指令地址：其一是順序執(zhí)行的情況，其二是遇到要改變書序指令的情況，例如執(zhí)行JMP指令后，需要形成新的指令地址。　　復(fù)位后，指令指針為零，即每次CPU重新啟動(dòng)將從ROM的零地址開始讀取指令并執(zhí)行。每條指令執(zhí)行完需1個(gè)時(shí)鐘，這時(shí)pc_addr已被增1，指向下一條指令。如果正執(zhí)行的指令是跳轉(zhuǎn)語句，這時(shí)CPU狀態(tài)控制器將會(huì)輸出load_pc信號(hào)，通過load口進(jìn)入程序計(jì)數(shù)器。程序計(jì)數(shù)器（pc_add

40、r）將裝入目標(biāo)地址（ir_addr），而不是增1.　　verilog代碼：　　module counter ( pc_addr, ir_addr, load,&l

41、t;p>　　clock, rst);　　output [4:0] pc_addr;　　input [4:0] ir_addr;　　inpu

42、t load, clock, rst;　　reg [4:0] pc_addr;　　always @ ( posedge&

43、#160; clock or posedge rst )　　begin　　if(rst)　　pc_addr<=0;

44、　　else　　if(load)　　pc_addr<=ir_addr;　　else　　pc_addr

45、60;<= pc_addr + 1;　　end　　endmodule　　3.3 指令寄存器&

46、lt;/p>　　指令寄存器的觸發(fā)時(shí)鐘是clk1，在clk1的正沿觸發(fā)下，寄存器將數(shù)據(jù)總線送來的指令存入opcode（高3位）或ir_addr（低5位）中。但并不是每個(gè)clk1的上升沿都寄存數(shù)據(jù)總線的數(shù)據(jù)，因?yàn)閿?shù)據(jù)總線上有時(shí)傳輸指令，有時(shí)傳輸數(shù)據(jù)。什么時(shí)候寄存，什么時(shí)候不寄存CPU狀態(tài)控制器的load_ir信號(hào)控制。load_ir信號(hào)通過ena口輸入到指令寄存器。復(fù)位后，指令寄存器被清為零。

47、　　Verilog代碼：　　module　　output[2:0] opcode;　　output [4:0] ir_addr;　　input&

48、#160; [7:0] data;　　input ena, clk, rst;　　reg [2:0] opcode;</p&

49、gt;　　reg [4:0] ir_addr;　　always @ (posedge clk)　　begin

50、;　　if(rst)　　begin　　opcode<=3'b000;　　ir_addr<=5'b00000;　　end</

51、b>　　else　　begin　　if(ena)　　begin　　opc

52、ode<=data[7:5];　　ir_addr<=data[4:0];　　end　　end　　end&

53、lt;b>　　endmodule　　3.4運(yùn)算器　　根據(jù)8種不同的操作碼分別實(shí)現(xiàn)相應(yīng)的運(yùn)算，結(jié)果由alu_out輸出。　　verilog代碼：　　module alu

54、0; (alu_out ,zero, bz,data,　　accum,alu_clk, opcode);　　output [7:0]alu_out;　　ou

55、tput zero,bz;　　input [7:0] data, accum;　　input [2:0] opcode;<

56、p>　　input alu_clk;　　reg [7:0] alu_out,tmp;　　reg bzt;　　initial bzt=0;&

57、lt;/p>　　parameterDIV=3'b000,　　JMP=3'b001,　　ADD=3'b010,　　SUB =3'b011,　　MUL

58、 =3'b100,　　LDA=3'b101,　　STO=3'b110,　　JA=3'b111;　　assign zero=!accum;　　alwa

59、ys @(posedge alu_clk)　　begin　　casex (opcode)　　DIV: alu_out<=accum/d

60、ata;　　JMP: alu_out<=accum;　　ADD: alu_out<=data+accum;　　SUB: alu_out<=accum-data;<p

61、>　　MUL:begin　　if(!bzt)　　begin　　{tmp,alu_out}<=data*accum;　　bzt&l

62、t;=1;　　end　　else　　begin　　alu_out<=tmp;<b&g

63、t;　　bzt<=0;　　end　　end　　LDA: alu_out<=data;　　STO:

64、;alu_out<=accum;　　JA: alu_out<=accum;　　default: alu_out<=8'bxxxx_xxxx;　　endcase

65、　　end　　assign bz=bzt;　　endmodule　　3.5 累加器　　累加器用于存放當(dāng)前的

66、結(jié)果，它也是alu其中一個(gè)數(shù)據(jù)來源。復(fù)位后，累加器的值是零。當(dāng)累加器通過ena口收到來自cpu狀態(tài)控制器load_acc信號(hào)時(shí)，在clk1時(shí)鐘正跳沿就收到來自于數(shù)據(jù)總線的數(shù)據(jù)。　　verilog代碼：　　module accum( accum, data

67、, ena, clk, rst);　　output[7:0] accum;　　input[7:0] data;　　input

68、0; ena,clk,rst;　　reg[7:0] accum;　　always @ (posedge clk)　　begin&l

69、t;/p>　　if(rst)　　accum<=8'b0000_0000;　　//Reset　　else　　if(en

70、a) //當(dāng) CPU 狀態(tài)控制器發(fā)　　出 load_acc 信號(hào)　　accum<=data; &#

71、160; //接收來自　　ALU 的數(shù)據(jù)　　end　　endmodule　　3.6 地址選擇器</b&

72、gt;　　地址選擇器用于選擇輸出的地址是pc（程序計(jì)數(shù)）地址還是數(shù)據(jù)/端口地址。每個(gè)指令周期的前4個(gè)時(shí)鐘周期用于從ROM中讀取指令，輸出的應(yīng)是PC地址。后4個(gè)時(shí)鐘周期用于對(duì)RAM或端口的讀寫，該地址由指令中給出。地址的選擇輸出信號(hào)有fetch提供。　　verilog代碼：　　module<

73、/b>　　addrchoose(addr,fetch,ir_addr,pc_addr);　　output [4:0] addr;　　input [4:0] ir_addr,

74、 pc_addr;　　inputfetch;　　assign addr = (fetch)? pc_addr :</p&

75、gt;　　ir_addr;　　endmodule　　3.7 數(shù)據(jù)選擇器：　　累加器的數(shù)據(jù)只有在需要往RAM區(qū)或輸出口寫時(shí)才允許輸出，否則應(yīng)呈現(xiàn)高阻態(tài)，以允許其它部件使用數(shù)據(jù)總線。所以任何部件往總線上輸出數(shù)據(jù)時(shí)，都需要

76、一控制信號(hào)。而此控制信號(hào)的啟停，則由CPU狀態(tài)控制器輸出的各信號(hào)控制決定。數(shù)據(jù)控制器何時(shí)輸出累加器的數(shù)據(jù)則由狀態(tài)控制器輸出的控制信號(hào)datactl_ena決定。　　verilog代碼：　　module datactl (data,in,ena);　　output [7:0] data;</p

77、>　　input [7:0] in;　　input ena;　　assign data = (ena)? in : 8'bzzzz_zzzz;　　endmodule<

78、;b>　　3.8 控制器　　控制器是CPU的控制核心，用于產(chǎn)生一系列的控制信號(hào)，啟動(dòng)或停止某些部件。CPU何時(shí)進(jìn)行讀指令讀寫I/O端口，RAM區(qū)等操作，都是由狀態(tài)機(jī)來控制的。狀態(tài)機(jī)的當(dāng)前狀態(tài)，由變量state記錄，state的值就是當(dāng)前這個(gè)指令周期中已經(jīng)過的時(shí)鐘數(shù)。　　第1個(gè)時(shí)鐘：讀指令，將 rd 與 load_ir 置高電平，

79、其余為低電平。此時(shí)地址輸出的是 PC，所以會(huì)將PC 所指的 ROM 里的數(shù)據(jù)取到數(shù)據(jù)總線，并分開存入指令寄存器中。　　第2個(gè)時(shí)鐘：同上。　　第3個(gè)時(shí)鐘：空，輸出全低。　　第4個(gè)時(shí)鐘：PC 加 1，將 inc_pc 置高電平，其余為低電平。<p&g

80、t;　　第5個(gè)時(shí)鐘：這個(gè)時(shí)鐘 fetch 翻轉(zhuǎn)，由高變低，開始分析操作碼并輸出相應(yīng)的信號(hào)。　　第6個(gè)時(shí)鐘：這個(gè)時(shí)鐘 alu_clk 翻轉(zhuǎn)，由低變高，alu 分析操作碼并進(jìn)行相應(yīng)運(yùn)算，繼續(xù)分析操作碼并輸出相應(yīng)的信號(hào)。　　第7個(gè)時(shí)鐘：空。　　第8個(gè)時(shí)鐘：空，輸出全低。</p

81、>　　verilog代碼：　　modulemachine(inc_pc,load_acc,load_pc,rd,wr,load_ir,datactl_ena,clk,zero,rst,opcode ,bz);　　output inc_pc, load_acc, load_pc, rd, wr, loa

82、d_ir ,datactl_ena;　　input clk, zero, rst,bz;　　input [2:0] opcode;　　reg inc_pc, load_acc, load_pc, rd, wr, load_ir, datactl_ena;<

83、/p>　　reg [7:0] state;　　parameterDIV= 3'b000,　　JMP= 3'b001,　　ADD= 3'b010,　　SUB= 3'b011,<

84、;/p>　　MUL= 3'b100,　　LDA= 3'b101,　　STO= 3'b110,　　JA= 3'b111;　　parameterSS0 = 8'b000000

85、00,　　SS1 = 8'b00000001,　　SS2 = 8'b00000010,　　SS3 = 8'b00000100,　　SS4 = 8'b00001000,

86、　　SS5 = 8'b00010000,　　SS6 = 8'b00100000,　　SS7 = 8'b01000000,　　SS8 = 8'b10000000;　　always @( posedge

87、 clk )　　begin　　if ( rst )//接收到復(fù)位信號(hào) RST，進(jìn)行復(fù)位操作　　begin　　state<=SS0;<p&g

88、t;　　{inc_pc,load_acc,load_pc,rd}<=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b000;　　end　　else<p

89、>　　begin　　case(state)　　SS0:　　begin　　state<=SS1;<b

90、>　　end　　SS1://讀指令　　begin　　{inc_pc,load_acc,load_pc,rd}<=4'b0001;　　{wr,load_ir,datactl_ena}<=3

91、'b010;　　state<=SS2;　　end　　SS2:　　begin　　{inc_pc,load

92、_acc,load_pc,rd}<=4'b0001;　　{wr,load_ir,datactl_ena}<=3'b010;　　state<=SS3;　　end　　SS3:</b

93、>　　begin　　{inc_pc,load_acc,load_pc,rd}<=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b000;　　state<=SS4;&

94、lt;/p>　　end　　SS4://pc+1　　begin　　{inc_pc,load_acc,load_pc,rd}<=4'b1000;　　{wr,

95、load_ir,datactl_ena}<=3'b000;　　state<=SS5;　　end　　SS5://fetch 翻轉(zhuǎn)　　begin<

96、;p>　　if(opcode==JA && zero==1)　　begin　　{inc_pc,load_acc,load_pc,rd}<=4'b0010;　　{wr,load_ir,datactl_ena}<=3'b0

97、00;　　end　　else　　if( opcode==JMP)　　begin　　{inc_pc,load_ac

98、c,load_pc,rd}<=4'b0010;　　{wr,load_ir,datactl_ena}<=3'b000;　　end　　else　　if( opcode==A

99、DD || opcode==SUB || opcode==MUL || opcode==LDA||opcode==DIV)　　begin　　if(!bz)　　begin

100、　　{inc_pc,load_acc,load_pc,rd}<=4'b0001;　　{wr,load_ir,datactl_ena}<=3'b000;　　end　　else</p&g

101、t;　　begin　　{inc_pc,load_acc,load_pc,rd}<=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b001;　　end</

102、p>　　end　　else　　if(opcode==STO)　　begin　　{inc_pc,load_acc,load_pc,r

103、d}<=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b001;　　end　　else　　begin

104、　　{inc_pc,load_acc,load_pc,rd}<=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b000;　　end　　state<=SS6;</p&

105、gt;　　end　　SS6://alu_clock上升　　begin　　if ( opcode==ADD||opcode==SUB||opcode==MUL||opcode==LDA ||opcode

106、==DIV)　　begin　　if(!bz)　　begin　　{inc_pc,load_acc,load_pc,rd}<=4'b0101;<

107、;/p>　　{wr,load_ir,datactl_ena}<=3'b000;　　end　　else　　begin

108、　{inc_pc,load_acc,load_pc,rd}<=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b101;　　end　　end

109、　　else　　if( opcode==JMP)　　begin　　{inc_pc,load_acc,load_pc,rd}<=4'b1010;　　{wr,load_ir,data

110、ctl_ena}<=3'b000;　　end　　else　　if(opcode==JA && zero==1)　　begin</b&g

111、t;　　{inc_pc,load_acc,load_pc,rd}<=4'b1010;　　{wr,load_ir,datactl_ena}<=3'b000;　　end　　else</b

112、>　　if(opcode==STO)　　begin　　//過一個(gè)時(shí)鐘后把 wr 變 1 就可寫到 RAM 中　　{inc_pc,load_acc,load_pc,rd}<=4'b0000;&

113、lt;p>　　{wr,load_ir,datactl_ena}<=3'b101;　　end　　else　　begin　　{inc_pc,l

114、oad_acc,load_pc,rd}<=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b000;　　end　　state<=SS7;　　end<

115、/b>　　SS7:　　begin　　if ( opcode==STO )　　begin　　{inc

116、_pc,load_acc,load_pc,rd}<=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b001;　　end　　else　　if

117、 ( opcode==ADD||opcode==SUB||opcode==MUL||opcode==LDA||opcode==DIV)　　begin　　{inc_pc,load_acc,load_pc,rd}<=4'b0001;　　{wr,load_ir,d

118、atactl_ena}<=3'b000;　　end　　else　　begin　　{inc_pc,load_acc,load_pc,rd}<

119、=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b001;　　end　　state<=SS8;　　end<p

120、>　　SS8:　　begin　　{inc_pc,load_acc,load_pc,rd}<=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b000;&

121、lt;p>　　state<=SS1;　　end　　default:　　begin　　{inc_pc,load_acc,load_pc,rd}<

122、;=4'b0000;　　{wr,load_ir,datactl_ena}<=3'b000;　　state<=8'bxxxxxxxx;　　end　　endcase

123、　　end　　end　　endmodule　　3.9 ROM　　這里的 ROM

124、不是真正的 ROM，只是是一種用 verilog 語言模擬的 ROM，代碼如下：　　module rom( data, addr, rd, ena );　　output [7:0] data;　　input [4:0] addr;　　input r

125、d, ena;　　reg [7:0] memory [31:0];　　wire [7:0] data;　　initial　　begin　　me

126、mory[0]=8'b 101_00000; //（00H）→ A　　memory[1]=8'b 100_00001; // A*(01H) →TA　　memory[2]=8'b 100_11100; // T → 1CH　　memory[3]=8'b 110_11

127、101; // A → 1DH　　memory[4]=8'b 001_00000; // 00H → PC　　//1CH:輸出口 0，1DH:輸出口 1　　end　　assign data= ( rd

128、 && ena )? memory[addr] : 8'bzzzzzzzz;　　endmodule　　3.10 RAM　　verilog代碼：　　module r

129、am( data, addr, ena, rd, wr );　　inout [7:0] data;　　input [4:0] addr;　　input ena;　　input rd, wr;　　reg

130、[7:0] ram [27:0];　　initial　　begin　　ram[0]=250;　　ram[1]=100;　　end&l

131、t;/b>　　assign data = ( rd && (!ena) )? ram[addr] :8'hzz;　　always @ (posedge wr)　　begin　　ram[add

132、r]<=data;　　end　　endmodule　　第4章 CPU的測試：　　這里增加兩個(gè)數(shù)碼管譯碼輸出口，連接如下：　　其功能是將輸入的8位數(shù)據(jù)

133、譯碼供數(shù)碼管顯示。　　verilog代碼：　　module　　shuamguan(data_in,leda,ledb,ena,wr,addr);　　input [7:0] data_in;&

134、lt;/p>　　input ena,wr,addr;　　output [7:0] leda,ledb;　　reg [7:0] leda,ledb;　　reg

135、0;[3:0] high,low;　　always @ ( wr or ena or addr )　　begin<

136、/p>　　if((!ena) && wr && addr)　　begin　　high = data_in[7:4];　　lo

137、w = data_in[3:0];　　case(high)　　8'd0: leda = 8'b11111100;　　8'd1: leda = 8'b01100000;　　8'd2: leda = 8'b110110

138、10;　　8'd3: leda = 8'b11110010;　　8'd4: leda = 8'b01100110;　　8'd5: leda = 8'b10110110;　　8'd6: leda = 8&#

139、39;b10111110;　　8'd7: leda = 8'b11100000;　　8'd8: leda = 8'b11111110;　　8'd9: leda = 8'b11110110;　　8'd

140、10: leda = 8'b11101110;　　8'd11: leda = 8'b00111110;　　8'd12: leda = 8'b10011100;　　8'd13: leda = 8'b01111010;

141、　　8'd14: leda = 8'b10011110;　　8'd15: leda = 8'b10001110;　　default : leda=8'hx;　　endcase

142、　　case(low)　　8'd0: ledb = 8'b11111100;　　8'd1: ledb = 8'b01100000;　　8'd2: ledb = 8'b11011010;&

143、lt;p>　　8'd3: ledb = 8'b11110010;　　8'd4: ledb = 8'b01100110;　　8'd5: ledb = 8'b10110110;　　8'd6: ledb = 8

144、'b10111110;　　8'd7: ledb = 8'b11100000;　　8'd8: ledb = 8'b11111110;　　8'd9: ledb = 8'b11110110;　　8'

145、;d10: ledb = 8'b11101110;　　8'd11: ledb = 8'b00111110;　　8'd12: ledb = 8'b10011100;　　8'd13: ledb = 8'b01111010;</p&g

146、t;　　8'd14: ledb = 8'b10011110;　　8'd15: ledb = 8'b10001110;　　default : ledb=8'hx;　　endcase

147、　　end　　end　　endmodule　　測試用例：　　乘法</b&g

148、t;　　ROM：　　//1CH:輸出口 0 的地址，1DH:輸出口 1 的地址　　memory[0]=8'b 101_00000; //（00H）→ A　　memory[1]=8'b 100_00001; /

149、/ A*(01H) → TA　　memory[2]=8'b 100_11101; // T → 1DH　　memory[3]=8'b 110_11100; // A → 1CH　　memory[4]=8'b 001_00000; // 00H → PC&

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