eda數(shù)字秒課程設(shè)計(jì)

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2023年全國(guó)碩士研究生考試考研英語一試題真題（含答案詳解+作文范文）_第1頁(yè)

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文檔簡(jiǎn)介

1、　　目錄　　數(shù)字秒表的設(shè)計(jì)思路 1　　2.系統(tǒng)設(shè)計(jì)要求 1　　3.系統(tǒng)計(jì)時(shí)方案

2、1　　4.系統(tǒng)仿真 10　　5.結(jié)束語 13　　6.參考文獻(xiàn) 13&l

3、t;p>　　1. 數(shù)字秒表設(shè)計(jì)思路　　應(yīng)用VHDL語言設(shè)計(jì)數(shù)字系統(tǒng)，很多設(shè)計(jì)可以在計(jì)算機(jī)上完成，從而縮短了數(shù)字系統(tǒng)的開發(fā)時(shí)間，我們嘗試?yán)肰HDL為開發(fā)工具涉及數(shù)字秒表。　　秒表的邏輯結(jié)構(gòu)較簡(jiǎn)單，它主要由十進(jìn)制計(jì)數(shù)器，六進(jìn)制計(jì)數(shù)器，12500的分頻器，數(shù)字選擇器，和顯示譯碼器等組成。在整個(gè)秒表中最關(guān)鍵的時(shí)候如何獲得一個(gè)精確的100HZ計(jì)時(shí)脈沖，除此

4、之外，整個(gè)秒表還需有一個(gè)啟動(dòng)信號(hào)和清零信號(hào)，以便秒表能隨意停止及啟動(dòng)。　　VHDL的設(shè)計(jì)流程　　它主要包括以下幾個(gè)步驟：　　（1）文本編輯：　　用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯

5、環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件　?。?）功能仿真　　將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）　?。?）邏輯綜合</

6、b>　　將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡(jiǎn)的布爾表達(dá)式。邏輯綜合軟件會(huì)生成.edf或.edif 的EDA工業(yè)標(biāo)準(zhǔn)文件。　　（4）布局布線　　將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放PLD/FPGA內(nèi)。

7、　　（5）時(shí)序仿真　　需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真）通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具。　?。?）器件編程　　2．系統(tǒng)設(shè)計(jì)要求<

8、;/b>　?。?）數(shù)字秒表的計(jì)時(shí)范圍是0秒~59分59.99秒，顯示的最長(zhǎng)時(shí)間為59分59秒。　?。?）數(shù)字秒表的計(jì)時(shí)精度是10ms。　?。?）復(fù)位開關(guān)可以在任何情況下使用，即使在即使過程中，只要按一下復(fù)位開關(guān)，即使器就清零，并做好下次即使的準(zhǔn)備。　?。?）具有啟/

9、停開關(guān)，啟動(dòng)計(jì)時(shí)器計(jì)時(shí)，再按啟/停開關(guān)則停止計(jì)時(shí)。、　　3.系統(tǒng)計(jì)時(shí)方案　　根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)的組成框圖如圖0-1所示。　　系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方案，系統(tǒng)的組成框圖如圖0-1所示　　系統(tǒng)設(shè)計(jì)采用自頂而下的設(shè)計(jì)方法，它主要由控

10、制模塊，時(shí)機(jī)分頻模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。　　控制模塊　　計(jì)時(shí)控制模塊的作用是對(duì)計(jì)時(shí)過程進(jìn)行控制。計(jì)時(shí)控制模塊可用兩個(gè)按鈕開關(guān)按鈕來完成秒表的啟動(dòng)，停止和復(fù)位。　　計(jì)時(shí)模塊　　計(jì)時(shí)模塊執(zhí)

11、行計(jì)時(shí)功能，計(jì)時(shí)的方法是對(duì)標(biāo)準(zhǔn)時(shí)鐘脈沖計(jì)數(shù)。由于計(jì)時(shí)范圍是0秒~59分59.99秒，所以計(jì)數(shù)器可以由四個(gè)十進(jìn)制計(jì)數(shù)器和兩個(gè)六進(jìn)制計(jì)數(shù)器構(gòu)成，其中秒表位，十毫秒位，秒位和分位采用六進(jìn)制計(jì)時(shí)器。　　顯示模塊　　計(jì)時(shí)顯示電路的作用是將計(jì)數(shù)值在LED七段數(shù)碼管上顯示才出來。計(jì)時(shí)電路產(chǎn)生的計(jì)時(shí)值經(jīng)過BCD七段譯碼后，驅(qū)動(dòng)LED

12、數(shù)字管。計(jì)時(shí)顯示電路的實(shí)現(xiàn)方案采用掃描顯示，即每次只驅(qū)動(dòng)一位數(shù)碼管，各位數(shù)據(jù)輪流驅(qū)動(dòng)對(duì)應(yīng)的數(shù)碼管進(jìn)行顯示。　　圖3-1系統(tǒng)組成框圖　　3.1 控制模塊　　計(jì)時(shí)模塊的作用是針對(duì)計(jì)時(shí)過程進(jìn)行控制。計(jì)時(shí)控制模塊可用倆個(gè)按鈕來完成秒表的啟動(dòng)、停止和復(fù)位。部分源程序如下： <p&

13、gt;　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CTRL IS　　PORT( CLR,CLK,SP:IN STD_LOGIC;</p

14、>　　EN :OUT STD_LOGIC);　　END ;　　ARCHITECTURE BEHAVE OF CTRL IS　　CONSTANT S0: STD_LOGIC_VECTOR (1 DOWNTO 0):="00";&l

15、t;/p>　　CONSTANT S1: STD_LOGIC_VECTOR (1 DOWNTO 0):="01";　　CONSTANT S2: STD_LOGIC_VECTOR (1 DOWNTO 0):="11";　　CONSTANT S3: STD_LOGIC_VECTOR (1 DO

16、WNTO 0):="10";　　TYPE STATES IS (S0,S1,S2,S3);　　SIGNAL CURRENT_STATE,NEXT_STATE:STATES;　　BEGIN　　COM:PROCESS(

17、SP,CURRENT_STATE)　　BEGIN　　END IF;　　END PROCESS;　　END BEHAVE;　　3.2時(shí)基分

18、頻模塊　　時(shí)基分頻模塊的作用把輸入時(shí)鐘信號(hào)變?yōu)榉诸l輸出信號(hào)。源程序：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;&

19、lt;p>　　ENTITY CB10 IS　　PORT( CLK: IN STD_LOGIC;　　CO : OUT STD_LOGIC);　　END CB10;　　ARCHITECTURE ART OF CB10 IS</

20、p>　　SIGNAL COUNT:STD_LOGIC_VECTOR (3 DOWNTO 0);　　BEGIN　　PROCESS(CLK)　　BEGIN　　IF RISI

21、NG_EDGE(CLK)THEN　　IF COUNT="1001"THEN　　COUNT<="0000";　　CO<='1';　　ELSE</

22、b>　　COUNT<=COUNT+1;　　CO<='0';　　END IF;　　END IF;<

23、;p>　　END PROCESS;　　END ART;　　3.3計(jì)時(shí)模塊　　計(jì)時(shí)模塊執(zhí)行計(jì)時(shí)功能，計(jì)時(shí)方法和計(jì)算機(jī)一樣是對(duì)標(biāo)準(zhǔn)時(shí)鐘脈沖計(jì)數(shù)。他是由四　　個(gè)十進(jìn)制計(jì)數(shù)器和倆個(gè)六進(jìn)制計(jì)數(shù)器構(gòu)成，

24、其中毫秒位、十毫秒位、秒位和分位采用十進(jìn)制計(jì)數(shù)器，十秒位和十分位采用六進(jìn)制計(jì)數(shù)器。源程序：　?、?十進(jìn)制計(jì)數(shù)器　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LO

25、GIC_UNSIGNED.ALL;　　ENTITY CDU10 IS　　PORT( CLK:IN STD_LOGIC;　　CLR,EN:IN STD_LOGIC;　　CN :OUT STD_LOGIC;　　COUNT10:OUT

26、STD_LOGIC_VECTOR(3 DOWNTO 0));　　END CDU10;　　ARCHITECTURE ART OF CDU10 IS　　SIGNAL SCOUNT10: STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN COUNT10&

27、lt;=SCOUNT10;　　PROCESS (CLK,CLR,EN)　　BEGIN IF(CLR='1')THEN　　SCOUNT10<="0000";CN<='0';　　ELSIF RISING_EDGE

28、(CLK)THEN　　IF(EN='1')THEN　　IF SCOUNT10="1001"THEN　　CN<='1';　　SCOUNT10<="0000&quo

29、t;;　　ELSE　　CN<='0';　　SCOUNT10<=SCOUNT10+'1';　　END IF;<

30、/p>　　END IF;　　END PROCESS;　　END ART;　?、诹M(jìn)制計(jì)數(shù)器　　LIBRARY IEEE;</

31、p>　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CDU6 IS　　PORT( CLK,CLR,EN:IN STD_LOGIC;　　CN :OU

32、T STD_LOGIC;　　COUNT6:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END CDU6;　　ARCHITECTURE ART OF CDU6 IS　　SIGNAL SCOUNT6: STD_

33、LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN 　　COUNT6<=SCOUNT6;　　PROCESS (CLK,CLR,EN)　　BEGIN &l

34、t;p>　　IF(CLR='1')THEN　　SCOUNT6<="0000";CN<='0';　　ELSIF RISING_EDGE(CLK) THEN　　IF(EN='1')THEN

35、　IF SCOUNT6="0101"THEN　　CN<='1';　　SCOUNT6<="0000";　　ELSE

36、;　　CN<='0';　　SCOUNT6<=SCOUNT6+'1';　　END IF;　　END IF;　　END PROCESS;

37、　　END ART;　　③計(jì)數(shù)器　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_L

38、OGIC_UNSIGNED.ALL;　　ENTITY COUNT IS　　PORT( CLK,CLR,EN:IN STD_LOGIC;　　S_1MS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10MS:OUT STD_LOGIC_VECTO

39、R(3 DOWNTO 0);　　S_100MS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_1S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);<p&g

40、t;　　S_1MIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10MIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　HOUR:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END COUNT;<p

41、>　　ARCHITECTURE ART OF COUNT IS　　COMPONENT CDU10　　PORT( CLK,CLR,EN:IN STD_LOGIC;　　CN :OUT STD_LOGIC;　　COUNT10:OUT STD_LOGIC_VECTOR(

42、3 DOWNTO 0));　　END COMPONENT CDU10;　　COMPONENT CDU6　　PORT( CLK,CLR,EN:IN STD_LOGIC;　　CN :OUT STD_LOGIC;　　COUNT6:O

43、UT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END COMPONENT CDU6;　　SIGNAL A,B,C,D,E,F,G,H:STD_LOGIC;　　BEGIN　　UL:CDU10 PORT MAP

44、 (CLK,CLR,EN,A,S_1MS);　　U2:CDU10 PORT MAP (A,CLR,EN,B,S_10MS);　　U3:CDU10 PORT MAP (B,CLR,EN,C,S_100MS);　　U4:CDU10 PORT MAP (C,CLR,EN,D,S_1S);

45、　　U5:CDU6 PORT MAP (D,CLR,EN,E,S_10S);　　U6:CDU10 PORT MAP (E,CLR,EN,F,S_1MIN);　　U7:CDU6 PORT MAP (F,CLR,EN,G,S_10MIN);　　U8:CDU10 PORT MA

46、P (G,CLR,EN,H,HOUR);　　END ART;　　3.4顯示模塊　　計(jì)時(shí)顯示電路的作用是將計(jì)時(shí)值在LED數(shù)碼管上顯示出來。計(jì)時(shí)電路產(chǎn)生的值經(jīng)過BCD七段譯碼后，驅(qū)動(dòng)LED數(shù)碼管。計(jì)時(shí)顯示電路的實(shí)現(xiàn)方案采用掃描顯示。部分源程序

47、：　?、贁?shù)據(jù)選擇器　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY

48、 MULX IS　　PORT( CLK,CLR,EN:IN STD_LOGIC;　　S_1MS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10MS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_100MS:IN ST

49、D_LOGIC_VECTOR(3 DOWNTO 0);　　S_1S:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10S:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　M_1MIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

50、　　M_10MIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　HOUR:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　OUTBCD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　SEG:OUT STD_LOGIC_VEC

51、TOR(7 DOWNTO 0));　　END MULX;　　ARCHITECTURE ART OF MULX IS　　SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN

52、　　PROCESS (CLK)　　BEGIN　　IF CLR='1'THEN　　COUNT<="1111";　　ELSIF RIS

53、ING_EDGE(CLK)THEN　　IF EN ='1' THEN 　　COUNT<="0000";　　ELSE　　COUNT<=COUNT+'1';

54、;　　END IF;　　END IF;　　END IF;　　END PROCESS;　　PROCESS(CLK)

55、　　BEGIN　　IF CLK'EVENT AND CLK='1' THEN　　CASE COUNT IS　　WHEN "0000"=>OUTBCD<=S_1MS; SEG<=&q

56、uot;11111110";　　WHEN "0001"=>OUTBCD<=S_10MS; SEG<="11111101";　　WHEN "0010"=>OUTBCD<=S_100MS; SEG<="11111011

57、";　　WHEN "0011"=>OUTBCD<=S_1S; SEG<="11110111";　　WHEN "0100"=>OUTBCD<=S_10S; SEG<="11101111";</

58、p>　　WHEN "0101"=>OUTBCD<=S_1MIN; SEG<="11011111";　　WHEN "0110"=>OUTBCD<=S_10MIN; SEG<="10111111";<p

59、>　　WHEN "0111"=>OUTBCD<=S_HUOR; SEG<="01111111";　　WHEN "1000"=>OUTBCD<=S_1MS; SEG<="11111110";　　WHEN &

60、quot;1001"=>OUTBCD<=S_10MS; SEG<="11111101";　　WHEN OTHERS=>OUTBCD<="0000"; SEG<="00000000";　　END CASE;

61、　　END IF;　　END PROCESS;　　END ART;　?、贐CD七段譯碼器　　LI

62、BRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY BCD7 IS　　PORT( <p&

63、gt;　　BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));　　END BCD7;　　ARCHITECTURE ART OF BCD7 IS<p

64、>　　BEGIN　　LED<="1111110"WHEN BCD ="0000" ELSE　　"0110000"WHEN BCD ="0001" ELSE　　"1101101

65、"WHEN BCD ="0010" ELSE　　"1111001"WHEN BCD ="0011" ELSE　　"0110011"WHEN BCD ="0100" ELSE　　"1011011&

66、quot;WHEN BCD ="0101" ELSE　　"1011111"WHEN BCD ="0110" ELSE　　"1110000"WHEN BCD ="0111" ELSE　　"1111111&q

67、uot;WHEN BCD ="1000" ELSE　　"1111011"WHEN BCD ="1001" ELSE　　"0000000";　　END ART; <p&

68、gt;　　3．5頂層設(shè)計(jì)的源程序（MB.VHD）　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY MB IS<p&g

69、t;　　PORT( SP,CLR,CLK:IN STD_LOGIC;　　CO,EN: OUT STD_LOGIC;　　LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);　　OUTBCD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))<p&g

70、t;　　SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END MB;　　ARCHITECTURE ART OF MB IS　　COMPONENT CTRL　　PORT( CLK,CLR,SP:IN

71、 STD_LOGIC;　　EN :OUT STD_LOGIC);　　END COMPONENT ;　　COMPONENT CB10　　PORT( CLK:IN STD_LOGIC;　　CO :OUT STD_LOGIC);&l

72、t;/p>　　END COMPONENT ;　　COMPONENT COUNT　　PORT( CLK,CLR,EN:IN STD_LOGIC;　　S_1MS: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_1

73、0MS: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_100MS: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_1S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10S: OUT STD_LOG

74、IC_VECTOR(3 DOWNTO 0);　　S_1MIN: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10MIN: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　HOUR: OUT STD_LOGIC_VECTOR(3 DOWNTO

75、0));　　END COMPONENT;　　COMPONENT BCD7　　PORT( BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　LED :OUT STD_LOGIC_VECTOR(6 DOWNTO 0);&l

76、t;p>　　END COMPONENT ;　　COMPONENT MULX　　PORT( CLK,CLR,EN:IN STD_LOGIC;　　S_1MS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10MS:IN STD_LOGIC_VE

77、CTOR(3 DOWNTO 0);　　S_100MS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_1S:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10S:IN STD_LOGIC_VECTOR(3 DOWNTO 0);<p&g

78、t;　　S_1MIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　S_10MIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　HOUR:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　OUTBCD:OUT STD_LOGIC_VECTOR(3 D

79、OWNTO 0);　　SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END COMPONENT;　　SIGNAL C,E:STD_LOGIC;　　SIGNAL MS1_S,MS10_S,MS100_S:STD_LOGIC_VECTOR(3

80、 DOWNTO 0);　　SIGNAL S1S_S,S10_S:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL MIN1_S,MIN10_S:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL H:STD_LOGIC_VECTOR(3 DOWNTO 0);<

81、;/p>　　SIGNAL BCD_S,MS10_S,MS100_S:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　U0: CTRL PORT MAP(CLR,CLK,SP,E);　　U1: CB10 PORT MAP(

82、CLK,C);　　U2:COUNT PORT;　　MAP(C,CLR,E,MS1_S,MS10_S,MS100_S,S1S_S,S10_S,MIN1_SMIN10_S,H);　　U3:MULXPORTMAP(CLR,CLK,E,MS1_S,MS10_S,MS100_S,S1S_S,S10_S,MIN1_SMIN1

83、0_S,H,BCD_S,SEG);　　U4: BCD7 PORT MAP(BCD_S,LED);　　CO<=C;　　EN<=E;　　OUTBCD<=BCD_S;

84、;　　END ART;　　4 系統(tǒng)仿真　　時(shí)基分頻模塊的仿真（如圖 4-1所示）　　分析：CLK為時(shí)鐘信號(hào)的輸入，CO為分頻輸出信號(hào)。　　控制模塊的仿真（如圖 4-2所示）

85、　　分析：CLK、CLR和SP為輸入信號(hào)，EN為輸出信號(hào)。　　計(jì)時(shí)電路模塊的仿真（如圖 4-3～圖4-5所示）　　十進(jìn)制計(jì)數(shù)器的仿真（如圖4-3所示）　　六進(jìn)制計(jì)數(shù)器的仿真（如圖4-4所示）　　計(jì)數(shù)器的仿真（如圖4-5所示）<

86、;/p>　　分析：clk為時(shí)鐘脈沖脈沖，s_1ms是毫秒計(jì)數(shù)值，s_10ms是十毫秒計(jì)數(shù)器，s_100ms是百毫秒計(jì)數(shù)器，s_1s是秒計(jì)數(shù)器，s_10s是十秒計(jì)數(shù)器，m_1min是分計(jì)數(shù)器，s_10min是十分計(jì)數(shù)器。它們均為輸入信號(hào)。每來兩個(gè)時(shí)鐘脈沖，s_1ms加1，當(dāng)s_1ms滿十時(shí)，s_10ms加1，依次類推，s_10ms滿十的時(shí)候，s_100ms加1等等作為輸出。<p&g

87、t;　　顯示電路模塊的仿真（如圖 4-6～圖5-7所示）　　數(shù)據(jù)選擇器的仿真（如圖 4-6所示）　　BCD七段譯碼器驅(qū)動(dòng)器的仿真（如圖 4-7所示）　　分析：bcd為時(shí)鐘脈沖輸入信號(hào)，led是輸出信號(hào)，如圖所示：當(dāng)輸出為“1111110”時(shí)候，輸入為“0000”；當(dāng)輸出為“0110000”時(shí)輸入“0001”,當(dāng)輸

88、入為“0010”時(shí)輸出為“1101101”，當(dāng)輸入為“0011”時(shí)輸出為“1111001”等等來實(shí)現(xiàn)七段譯碼功能。　　數(shù)字秒表整個(gè)系統(tǒng)的仿真（如圖4-8所示）　　分析：秒表開始從零開始計(jì)數(shù)，每次增加10ms。工作很正常的進(jìn)行。　　5．結(jié)束語<p&

89、gt;　　開始做設(shè)計(jì)時(shí)總是會(huì)犯錯(cuò)誤，只有經(jīng)過不停的改錯(cuò)不停的編譯得到正確的程序說明了作為軟件編程人員是不能粗心大意的，一個(gè)程序的質(zhì)量的高低與你細(xì)心與否有著一定的聯(lián)系。在編程時(shí)，我充分使用了結(jié)構(gòu)化的思想，這樣程序檢查起來也比較方便，調(diào)試時(shí)也給了我很大方便，只要一個(gè)模塊一個(gè)模塊的進(jìn)行調(diào)就可以了，充分體現(xiàn)了結(jié)構(gòu)化編程的優(yōu)勢(shì)。在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求我要有足夠的耐心

90、，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。　　在應(yīng)用VHDL的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法在數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。&l

91、t;/p>　　6.致謝　　經(jīng)過快一個(gè)星期的緊張工作，我終于完成了我的設(shè)計(jì)任務(wù)——設(shè)計(jì)數(shù)字秒表。在這次課程設(shè)計(jì)中特別感謝xx老師對(duì)我的指導(dǎo)，正是由于她的督促和耐心指導(dǎo)，我才可以順利完成這次的設(shè)計(jì)。鍛煉了動(dòng)手能力，給以后的學(xué)習(xí)指出了一個(gè)方向。　　7．參考文獻(xiàn)

眾賞文庫(kù)> 全部分類> 畢業(yè)設(shè)計(jì)

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