eda_課程設(shè)計(jì)報(bào)告--數(shù)字時(shí)鐘設(shè)計(jì)

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文檔簡介

1、　　電子信息科學(xué) 與技術(shù) 　　EDA課程設(shè)計(jì)報(bào)告　　設(shè)計(jì)題目：數(shù)字時(shí)鐘的設(shè)計(jì) 　　班級：電子1201 　　實(shí)驗(yàn)?zāi)康?lt;/b>

2、;　　學(xué)習(xí)并掌握數(shù)字鐘的原理、設(shè)計(jì)方法。　　實(shí)驗(yàn)內(nèi)容　　計(jì)數(shù)始終由模60秒計(jì)數(shù)器、模60分計(jì)數(shù)器、模24小時(shí)計(jì)數(shù)器、報(bào)時(shí)模塊、分，時(shí)校定模塊及輸出顯示組成，可以采用同步計(jì)數(shù)器或異步計(jì)數(shù)器設(shè)計(jì)方法。　　實(shí)驗(yàn)要求<

3、/b>　　計(jì)時(shí)范圍為0小時(shí)0分0秒至23小時(shí)59分59秒。　　采用6個(gè)8段數(shù)碼管分別顯示小時(shí)十位，小時(shí)個(gè)位，分鐘十位，分鐘個(gè)位，秒十位，秒個(gè)位。　　整點(diǎn)報(bào)時(shí)，蜂鳴器響5聲，每秒響一聲。　　校時(shí)功能能夠單獨(dú)校分，校時(shí)，校秒，用按鍵控制。<

4、p>　　具有清零，啟動(dòng)，停止計(jì)數(shù)功能，用按鍵控制。　　采用靜態(tài)掃描方式顯示。　　系統(tǒng)設(shè)計(jì)方案　　整個(gè)模塊采用一個(gè)時(shí)鐘，時(shí)鐘的頻率為一秒，用于程序秒的輸入。　　時(shí)分秒皆采用兩個(gè)位的計(jì)數(shù)，一位代表十位，一位代表個(gè)位。分秒為60進(jìn)制，

5、時(shí)為24進(jìn)制。個(gè)位逢九向十位進(jìn)一，秒逢59向分進(jìn)一，分逢59向時(shí)進(jìn)一。 　　在小時(shí)的子程序里把兩位小時(shí)數(shù)轉(zhuǎn)換成一位數(shù)作為報(bào)時(shí)程序的輸入。　　主要VHDL源程序　　主程序：主要將建好的模60秒計(jì)數(shù)器、模60分計(jì)數(shù)器、模24小時(shí)計(jì)數(shù)器、報(bào)時(shí)模塊、分，時(shí)校定模塊，譯碼模塊連接起來。

6、用的是端口映射方式。　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;<

7、p>　　entity time1 is　　--generic(N: integer :=60 );　　port(　　clk:in std_logic;　　reset:in std_logic;<p

8、>　　stop:in std_logic;　　clock_out:out std_logic;　　min_add:in std_logic;　　hour_add:in std_logic;　　secout_1:out std_logic_vector(6 d

9、ownto 0);　　secout_2:out std_logic_vector(6 downto 0); 　　min_out_1:out std_logic_vector(6 downto 0); 　　min_out_2:out std_logic_vector(6 downto 0);

10、　　hour_cout_1:out std_logic_vector(6 downto 0);　　hour_cout_2:out std_logic_vector(6 downto 0)　　);　　end entity time1;&

11、lt;p>　　architecture xtime1 of time1 is　　--60s 　　component secoud is　　port(　　clk:in std_logic;<p

12、>　　reset:in std_logic;　　secout1:out integer range 0 to 9;　　secout2:out integer range 0 to 9; --0 to 5　　en_min:out std_logic<b&g

13、t;　　); 　　end component secoud;　　--60min 　　component minute is　　port(　　en_min:in s

14、td_logic;　　reset:in std_logic;　　min_out1:out integer range 0 to 9;　　min_out2:out integer range 0 to 9; --0 to 5　　en_hour:out std_logic

15、　　); 　　end component minute; 　　--24hour　　component hour is　　port(

16、　　en_hour:in std_logic;　　reset:in std_logic;　　hour_cout1:out integer range 0 to 9;　　hour_cout2:out integer range 0 to 9 --0

17、to 2　　); 　　end component hour; 　　--yima 　　component decode_dis is

18、;　　port(　　din:in integer range 0 to 9; 　　dout:out std_logic_vector(6 downto 0) 　　); 　　end component

19、decode_dis; 　　--huomen 　　component or_2 is　　port(　　a:in std_logic;　　b:in std

20、_logic;　　c:out std_logic 　　); 　　end component or_2; 　　--div_stop 　　component div_stop is</

21、p>　　port(　　clk:in std_logic; 　　stop:in std_logic;　　clk_out:out std_logic 　　); &

22、lt;/p>　　end component div_stop; 　　--clock_bit 　　component clock_bit is　　port(　　min_in1:in integer range

23、 0 to 9;　　min_in2:in integer range 0 to 9;　　sec_in1:in integer range 0 to 9;　　sec_in2:in integer range 0 to 9;　　clock_out:out std_logic

24、　　); 　　end component clock_bit; 　　signal s1:std_logic;　　signal s2:std_logic;　　signal s3:std_l

25、ogic;　　signal s4:std_logic;　　signal clk_out:std_logic;　　signal secout1:integer range 0 to 9;　　signal secout2:integer range 0 to 9;-- 0 t

26、o 5;　　signal min_out1:integer range 0 to 9; 　　signal min_out2:integer range 0 to 9;-- 0 to 5;　　signal hour_cout1:integer range 0 to 9;

27、　signal hour_cout2:integer range 0 to 9;-- 0 to 2;　　begin　　g1:for i in 0 to 12 generate　　g2:if i=0 generate　　hourx: h

28、our port map (s4,reset,hour_cout1,hour_cout2); --24hour　　end generate;　　g3:if i=1 generate　　minutex: minute port map (s2,reset,min_out1,min_out2,s3);

29、 --60min　　end generate;　　g4:if i=2 generate　　secoudx: secoud port map (clk_out,reset,secout1,secout2,s1); --60s　　end generate;&

30、lt;/p>　　g5:if i=3 generate　　decode_dis1: decode_dis port map (hour_cout1,hour_cout_1); ----24hour yima1　　end generate;　　g6:if i=4 generate&l

31、t;/p>　　decode_dis1: decode_dis port map (hour_cout2,hour_cout_2); ----24hour yima2　　end generate;　　g7:if i=5 generate　　decode_dis2: decode_

32、dis port map (min_out1,min_out_1); ----60min yima1　　end generate;　　g8:if i=6 generate　　decode_dis2: decode_dis port map (min_out2,min_out_2); -

33、---60min yima2　　end generate;　　g9:if i=7 generate　　decode_dis3: decode_dis port map (secout1,secout_1); ----60s yima1　　end gener

34、ate;　　g10:if i=8 generate　　decode_dis3: decode_dis port map (secout2,secout_2); ----60s yima2　　end generate;　　g11:if i=9 generat

35、e　　xxor_2: or_2 port map (min_add,s1,s2); ----huomen min add　　end generate; 　　g12:if i=10 generate　　xxor_2: or_2 po

36、rt map (hour_add,s3,s4); ----huomen hour add　　end generate; 　　g13:if i=11 generate　　div_stop1: div_stop port map (clk,stop,clk_out);

37、 ----div_stop　　end generate;　　g14:if i=12 generate　　clock_bit1:clock_bit port map (min_out1,min_out2,secout1,secout2,clock_out);----clock_bit

38、　　end generate; 　　end generate;　　end architecture xtime1;　　模60秒秒個(gè)位逢9進(jìn)一并歸零，秒十位逢5進(jìn)一并歸零，完成60秒的計(jì)時(shí)。　　library ieee;<

39、p>　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　--60s　　entity s

40、ecoud is　　generic(N: integer :=10 );　　port(　　clk:in std_logic;　　reset:in std_logic;　　secout1:ou

41、t integer range 0 to 9;　　secout2:out integer range 0 to 9;--0 to 5　　en_min:out std_logic　　);　　end entity secoud;</

42、p>　　architecture xsecoud of secoud is　　signal emin:std_logic;　　begin　　process(reset,clk) is　　variable s

43、ec0:integer range 0 to 9;　　variable sec1:integer range 0 to 9;　　--signal emin:std_logic;　　begin　　if reset='1'

44、 then　　emin<='0';　　sec0:=0;　　sec1:=0;　　elsif clk'event and clk='1' then<

45、/p>　　if sec0=N-1 then --10-1　　sec0:=0;　　sec1:=sec1+1;　　if sec1=N-4 then --10-4　　sec1:=0;

46、　　emin<='1';　　else　　emin<='0';　　end if;<b&

47、gt;　　else　　sec0:=sec0+1;　　sec1:=sec1;　　emin<='0';　　end if;　　end if

48、;　　secout1<=sec0;　　secout2<=sec1;　　en_min<=emin;　　end process;　　end architecture xsecoud; <

49、/p>　　模60分分個(gè)位逢9進(jìn)一并歸零，分十位逢5進(jìn)一并歸零，完成60分的計(jì)時(shí)。　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

50、　use ieee.std_logic_arith.all;　　--60 minute　　entity minute is　　generic(N: integer :=10 );　　port(

51、　　en_min:in std_logic;　　reset:in std_logic;　　min_out1:out integer range 0 to 9;　　min_out2:out integer range 0 to 9;--0 to 5　　en_hour:ou

52、t std_logic　　);　　end entity minute;　　architecture xminute of minute is　　signal ehour:std_logic;&

53、lt;b>　　begin　　process(reset,en_min) is　　variable min0:integer range 0 to N-1;--10-1　　variable min1:integer range 0 to N-1;

54、　--variable ehour:integer range 0 to 1;　　begin　　if reset='1' then　　ehour<='0';　　min0:=0;&

55、lt;/b>　　min1:=0;　　elsif en_min'event and en_min='1' then　　if min0=N-1 then --10-1　　min0:=

56、0;　　min1:=min1+1;　　if min1=N-4 then --10-4　　min1:=0;　　ehour<='1';

57、　　else　　ehour<='0';　　end if;　　else　　min0:=min0+1;　　min1:

58、=min1;　　ehour<='0';　　end if;　　end if;　　min_out1<=min0;　　min_out

59、2<=min1;　　en_hour<=ehour;　　end process;　　end architecture xminute; 　　模24小時(shí)，先小時(shí)個(gè)位逢十進(jìn)一給小時(shí)十位，再每次判斷是否大于24，大于就都清零。<p&g

60、t;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　--24 hour<

61、/b>　　entity hour is　　generic(N: integer :=10 );　　port(　　en_hour:in std_logic;　　reset:in std_

62、logic;　　hour_cout1:out integer range 0 to 9;　　hour_cout2:out integer range 0 to 9 --0 to 2　　);　　end entity hour;</

63、p>　　architecture xhour of hour is　　begin　　process(reset,en_hour) is　　variable hour1:integer range 0 to N-1;<p

64、>　　variable hour2:integer range 0 to N-1;　　begin　　if reset='1' then　　hour1:=0;

65、　　hour2:=0;　　elsif en_hour'event and en_hour='1' then　　if hour1=N-1 then --10-1　　hour1:=0;　　h

66、our2:=hour2+1;　　else　　hour1:=hour1+1;　　hour2:=hour2;　　end if;　　if hour2*10+ho

67、ur1>=24 then　　hour1:=0;　　hour2:=0;　　end if;　　end if;</

68、p>　　hour_cout1<=hour1;　　hour_cout2<=hour2;　　end process;　　end architecture xhour; 　　譯碼部分，將123456789譯成二進(jìn)制碼，并能在數(shù)碼管上顯示。

69、　　library ieee;　　use ieee.std_logic_1164.all;　　--use ieee.std_logic_unsigned.all;　　--use ieee.std_logic_arith.all;&

70、lt;b>　　--yima　　entity decode_dis is　　--generic(N: integer :=60 );　　port(　　din:in integer range 0 to 9;

71、 　　dout:out std_logic_vector(6 downto 0) 　　);　　end entity decode_dis;　　architecture xdecode_dis of decode_dis is<

72、;/p>　　begin　　process(din) is　　begin　　case din is　　when 0 => dout<="111111

73、0";　　when 1 => dout<="0110000";　　when 2 => dout<="1101101";　　when 3 => dout<="1111001";<p

74、>　　when 4 => dout<="0110011";　　when 5 => dout<="1011011";　　when 6 => dout<="1011111";　　when 7 => dout&l

75、t;="1110000";　　when 8 => dout<="1111111";　　when 9 => dout<="1111011";　　when others => dout<="0000000&quo

76、t;;　　end case;　　end process;　　end architecture xdecode_dis; 　　暫停，開始，分頻部分，加一個(gè)按鍵，按鍵按一次開始，再按一次就停止，同時(shí)輸出的二分頻的時(shí)鐘信號。

77、　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　ent

78、ity div_stop is　　generic(N: integer :=2 );　　port(　　clk:in std_logic; 　　stop:in std_logic;　　clk

79、_out:out std_logic　　);　　end entity div_stop;　　architecture xdiv_stop of div_stop is　　shared variable en_stop:integer

80、range 0 to 2;　　--signal temp:std_logic;　　begin　　process(stop) is　　begin　　if

81、stop'event and stop='1'then 　　en_stop:=en_stop + 1;　　end if;　　if en_stop=N then　　en_stop:=0;&

82、lt;p>　　end if;　　end process;　　process(clk) is　　variable counter:integer range 0 to N-1;　　begin&

83、lt;/p>　　if en_stop= 0 then 　　clk_out<='0';　　elsif en_stop= 1 then　　if clk'event and clk='1' then　　i

84、f counter=N-1 then　　counter:=0;　　else　　counter:=counter+1;　　end if;　　if count

85、er<N/2 then　　clk_out<='0';　　else　　clk_out<='1';　　end if;<p

86、>　　end if;　　end if;　　end process;　　end architecture xdiv_stop;　　一個(gè)或門，加上按鍵，按鍵按下就產(chǎn)生高電平，或上其他信號就變成高

87、電平，用來教時(shí)分加或十加。　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;&

88、lt;p>　　entity or_2 is　　--generic(N: integer :=60 );　　port(　　a:in std_logic;　　b:in std_logic;

89、　　c:out std_logic　　);　　end entity or_2;　　architecture xor_2 of or_2 is　　begin

90、　　c<= a or b;　　end architecture xor_2;　　整點(diǎn)報(bào)時(shí)，判斷分十位，分個(gè)位都為0，秒十位也為0，在判斷秒個(gè)位在0~9的情況，02468秒就響，13579秒不響。　　library ieee;　　use ieee.std_logic_

91、1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity clock_bit is　　--generic(N: integer :=2 );

92、　　port(　　--clk:in std_logic;　　min_in1:in integer range 0 to 9;　　min_in2:in integer range 0 to 9;　　sec_in1:in

93、 integer range 0 to 9;　　sec_in2:in integer range 0 to 9;　　clock_out:out std_logic　　);　　end entity clock_bit;

94、;　　architecture xclock_bit of clock_bit is　　begin　　process(min_in1,min_in2,sec_in1,sec_in2) is　　begin</p&

95、gt;　　if min_in1= 0 and min_in2= 0 and sec_in2= 0 then　　if sec_in1>= 0 and sec_in1<=9 then　　if sec_in1=0 then　　clock_out<='1';

96、　　elsif sec_in1= 1 then　　clock_out<='0';　　elsif sec_in1= 2 then　　clock_out<='1';　　elsif sec_i

97、n1= 3 then　　clock_out<='0';　　elsif sec_in1= 4 then　　clock_out<='1';　　elsif sec_in1= 5 then　　c

98、lock_out<='0';　　elsif sec_in1= 6 then　　clock_out<='1';　　elsif sec_in1= 7 then　　clock_out<='0';

99、;　　elsif sec_in1= 8 then　　clock_out<='1';　　else　　clock_out<='0';　　end if;&l

100、t;/b>　　else　　clock_out<='0';　　end if;　　else

101、　clock_out<='0';　　end if;　　end process;　　end architecture xclock_bit;　　設(shè)計(jì)中遇到的問題與體會

102、　　首先是第一次用這種硬件描述語言來實(shí)際做一個(gè)時(shí)鐘，當(dāng)然會遇到好多的問題，比如實(shí)驗(yàn)開發(fā)板是怎樣的，能怎樣接起來，比如數(shù)碼管怎樣接，還有按鍵是怎樣的一種觸發(fā)機(jī)制，這是比較讓我們?yōu)殡y的。　　其次不知道怎樣實(shí)現(xiàn)所要求的功能，沒有一種實(shí)現(xiàn)的思路。　　最后還有遇到下載不了程序到開發(fā)板的問題。　　隨著我們一步步的進(jìn)行也就開始

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