eda課程設計--eda課程設計實驗報告

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文檔簡介

1、　　EDA課程設計實驗報告　　學院信息工程學院　　專業(yè) 通信工程 　　學號 　　姓名 　　任課教師

2、 　　2013年 10 月30 日　　一、FPGA簡介　　隨著基于FPGA的EDA技術的發(fā)展和應用領域的擴大與深入，EDA技術在電子信息、通信、自動控制及計算機等領域的重要性日益突出。作為一個學通信工程專業(yè)的學生，我們必須不斷地去了解更多的新產品信息，這就更加要求我

3、們對EDA有個全面的認識。信號發(fā)生器在我們的日常中有很重要的應用，用VHDL語言去實現設計將會使我們對本學科知識可以更好地掌握。　　本設計是一個基于VHDL的采用自頂向下設計方法實現的信號發(fā)生器，該設計方法具有外圍電路簡單，程序修改靈活和調試容易等特點，并通過計算機仿真證明了設計的正確性。　　二、題目分析</p

4、>　　要求設計一個函數發(fā)生器，該函數發(fā)生器能夠產生遞增斜波、遞減斜波、方波、三角波、正弦波、及階梯波，并且可以通過選擇開關選擇相應的波形輸出；系統(tǒng)具有復位的功能；通過按鍵確定輸出的波形及確定是否輸出波形。FPGA是整個系統(tǒng)的核心，構成系統(tǒng)控制器，波形數據生成器，加法器，運算/譯碼等功能。　　通過以上分析設計要求完成的功能，確定函數發(fā)生器可由遞增斜波產生模塊、遞減斜波產

5、生模塊、三角波產生模塊、階梯波產生模塊、正弦波產生模塊、方波產生模塊和輸出波形選擇模塊組成，以及按鍵復位控制和時鐘輸入。由此可確定系統(tǒng)的總體原理框圖為：　　三、方案選擇　　1、波形函數發(fā)生方案對比選擇　　波形函數發(fā)生是本設計的最重要的部分，實現函數發(fā)生的途徑也有很多，因此必須

6、選擇一種易于實現且精度高的方案，以此來提高本設計的實用性。　　本信號發(fā)生器利用在系統(tǒng)編程技術和FPGA芯片產生。用VHDL語言編寫程序，調試成功后下載至實驗裝置的芯片上，再利用外接D/A轉換電路實現以上設計功能。此種方案完全可以生成設計要求的6種波形，而且通過軟件仿真可以直觀的觀測的輸出的波形參數，方便調試和更改波形參數，外圍電路簡單，減少器件損耗，精度高。<p&g

7、t;　　2、波形函數輸出控制方式選擇　　利用VHDL語言寫出數據選擇器，然后每種函數發(fā)生器的輸出和數據選擇器輸入相連接，通過控制開關選擇對應的波形輸出。方案二完全可以得到方案一的設計要求，而且只需一個D/A轉換器就可以。電路不需要外部搭建，節(jié)約成本且控制簡單方便。在實驗課時候已經完成8選1數據選擇器的設計制作，因此本次設計可以直接調用。此方案設計簡便、節(jié)約制作元件和成本、控制簡便等優(yōu)點，因此作為

8、波形函數輸出控制方式。　　四、系統(tǒng)細化框圖　　通過以上各個模塊的分析最終確定函數信號發(fā)生器系統(tǒng)的最終整體的原理框圖為：　　系統(tǒng)時鐘輸入后，通過復位開關選擇是否產生波形，當各個模塊產生相應的信號波形后，通過波形選擇模塊波形選擇開關選澤輸出不同的波形，再通過D/A轉換器轉換，就可

9、以把數字信號（由FPGA輸出）變成了相應模擬的信號波形。整個系統(tǒng)設計的核心就是FPGA部分。　　五、各模塊程序設計及仿真　　根據自上而下的思路進行項目設計。明確每個模塊的功能以后，開始編寫各個模塊的程序。　　1、遞增斜波模塊　　遞增斜

10、波icrs的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復位端口，q為八位二進制輸出端口。　　圖1 遞增斜波模塊仿真圖　　程序設計的當復位信號為0時,輸出為0，無對應的波形產生。當復位信號為1時，每當檢測到時鐘上升沿時，計數器值加1，當增加到最大后清零。計數值增加呈現線性關系，因此輸出的波形是遞增的斜波。從仿真波形圖也能看出這種變化

11、規(guī)律。模塊程序如下：　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; 　　ENTITY icrs IS　　PORT(

12、clk,reset: IN STD_LOGIC; 　　q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); 　　END icrs; 　　ARCHITECTURE behave OF icrs IS　　BEGIN&

13、lt;/p>　　PROCESS(clk,reset)　　VARIABLE tmp : STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN　　IF reset='0' THEN<p&

14、gt;　　tmp:= "00000000";--復位信號清零　　ELSIF clk'EVENT AND clk='1' THEN　　IF tmp="11111111" THEN　　tmp:="00000000";--遞增到

15、最大值清零　　ELSE　　tmp:=tmp+1;--遞增運算　　END IF; 　　END IF; <b&

16、gt;　　q<=tmp;　　END PROCESS; 　　END behave;　　2、遞減斜波模塊　　遞減斜波dcrs的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復位端口，q為八位二

17、進制輸出端口。　　圖2 遞減斜波模塊仿真圖　　程序設計的是復位信號為0時輸出為0，無對應的波形產生。當復位信號為1時，當每當檢測到時鐘上升沿時，計數值減1，當減到0后賦值到最大。計數值減少呈現線性關系，因此輸出的波形是遞減的斜波。從仿真波形圖也能看出這種變化規(guī)律。模塊程序如下：　　LIBRARY IEEE; &l

18、t;/p>　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY dcrs IS　　PORT (clk,reset:IN STD_LOGIC;　　q:OU

19、T STD_LOGIC_VECTOR(7 DOWNTO 0));　　END dcrs;　　ARCHITECTURE behave OF dcrs IS　　BEGIN　　PROCESS(clk,re

20、set)　　VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); 　　BEGIN　　IF reset='0' THEN　　tmp:="11111111";--復位

21、信號置最大值　　ELSIF clk'EVENT AND clk='1' THEN--檢測時鐘上升沿　　IF tmp="00000000" THEN　　tmp:="11111111";--遞減到0置最大值

22、;　　ELSE　　tmp:=tmp-1;--遞減運算　　END IF; 　　END IF;　　q<=tmp;&

23、lt;/p>　　END PROCESS; 　　END behave;　　3、三角波模塊　　三角波波delat的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復位端口，q為八位二進制輸出端口。<p&g

24、t;　　三角波波形是對稱的，每邊呈線形變化，所以可以根據數據做簡單運算，就可以得到三角波。　　圖3 三角波模塊仿真圖　　程序設計的是reset復位信號為0時輸出為0，無對應的波形產生。當復位信號為1時，當每當檢測到時鐘上升沿時，當計數的數據不是最大值時，數值做遞增運算，當增大到最大時，然后再做遞減運算，因此輸出的波形便呈現出三角波的形狀。從仿真波形圖也能

25、看出這種變化規(guī)律。模塊程序如下：　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; 　　ENTITY delta IS

26、　　PORT(clk,reset:IN STD_LOGIC; 　　q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　end delta;　　ARCHITECTURE behave OF delta IS　　BEGIN</b

27、>　　PROCESS(clk,reset)　　VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); 　　VARIABLE a:STD_LOGIC; 　　BEGIN<p

28、>　　IF reset='0' THEN　　tmp:="00000000";--復位信號為0，置最小值　　ELSIF clk'EVENT AND clk='1' THEN--檢測時鐘上升沿　　IF a='0' THEN<

29、;/p>　　IF tmp="11111110" THEN　　tmp:="11111111"; --置最大值　　a:='1'; 　　ELSE --不是最大值時遞增&l

30、t;/p>　　tmp:=tmp+1;--遞增運算　　END IF; 　　ELSE　　IF tmp ="00000001" THEN　　tmp:=

31、"00000000"; --置最小值　　a:='0';　　ELSE --a為1時，執(zhí)行遞減運算　　tmp:=tmp-1;--遞減運算　　END IF; </b

32、>　　END IF; 　　END IF; 　　q<=tmp; 　　END PROCESS;　　END b

33、ehave;　　4、階梯波模塊　　階梯波ladder的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復位端口，q為八位二進制輸出端口。　　階梯波設計的是數據的遞增是以一定的階梯常數向上增加，所以輸出的波形呈現是成階梯狀的，而不是，完全呈現是直線增長。模塊程

34、序如下：　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; 　　ENTITY ladder IS　　PORT(clk,

35、reset:IN STD_LOGIC; 　　q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END ladder;　　ARCHITECTURE behave OF ladder IS　　BEGIN</

36、p>　　PROCESS(clk,reset)　　VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0); --定義內部變量　　VARIABLE a: STD_LOGIC; 　　BEGIN<

37、;p>　　IF reset='0' THEN　　tmp:="00000000";--復位信號為0，置最小值　　ELSIF clk'EVENT AND clk='1' THEN--檢測時鐘上升沿　　IF a='0' THEN

38、--判斷a數值，計數。　　IF tmp="11111111" THEN　　tmp:="00000000"; --計數到最大清零　　a:='1';　　ELS

39、E　　tmp:=tmp+16;--階梯常數為16，可修改　　a:='1'; 　　END IF; 　　ELSE</

40、p>　　a:='0';--循環(huán)計數　　END IF; 　　END IF;　　q<=tmp;　　END

41、 PROCESS; 　　END behave;　　5、正弦波模塊　　正弦波模塊由三個部分組成：6位地址發(fā)生器、正弦信號數據ROM和原理圖頂層設計文件。　　結構圖如下圖所示：

42、　　上圖所示的信號發(fā)生結構中圖中，頂層文件sin.bdf在FPGA中實現，包含兩個部分：ROM的地址信號發(fā)生器，由6位計數器擔任；一個正弦數據ROM，由LPM_ROM模塊構成，6位地址線，8位數據線，一個周期含有64個8位數據。LPM_ROM底層是FPGA中的EAB、ESB或M4K等模塊。地址發(fā)生器的時鐘CLK的輸入頻率F0與每周期的波形數據點數以及D/A輸出頻率F的關系是：F=F0/64。&l

43、t;p>　　正弦波產生原理：通過循環(huán)不斷地從波形數據ROM文件中依次讀取正弦波一個周期在時域上64個采樣點的波形數據送入波形DAC，從而產生正弦波。正弦波的頻率取決于讀取數據的速度。　　圖5-1 正弦波模塊仿真圖　　圖5-2頂層文件原理圖sin.bdf　　波形數據ROM文件sin_rom.vhd如下：<

44、;/p>　　LIBRARY ieee;　　USE ieee.std_logic_1164.all;　　LIBRARY altera_mf;　　USE altera_mf.all;--使用宏功能庫中的所有元件　　ENTITY sin_rom

45、IS　　PORT　　(　　address: IN STD_LOGIC_VECTOR (5 DOWNTO 0);　　inclock: IN STD_LOGIC ;&l

46、t;p>　　q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)　　);　　END sin_rom;　　ARCHITECTURE SYN OF sin_rom IS　　SIGNAL sub_wire0:

47、 STD_LOGIC_VECTOR (7 DOWNTO 0);　　COMPONENT altsyncram--例化altsyncram元件，調用了LPM模塊altsyncram　　GENERIC ( --參數傳遞語句　　address_aclr_

48、a: STRING;　　init_file: STRING;　　intended_device_family: STRING;--類屬參量數據類型定義　　lpm_hint: STRING;　　lpm_type: STRING;

49、　　numwords_a: NATURAL;　　operation_mode: STRING;　　outdata_aclr_a: STRING;　　outdata_reg_a: STRING;　　widthad_a: NATURAL

50、;　　width_a: NATURAL;　　width_byteena_a: NATURAL　　);　　PORT (　　clock0: IN S

51、TD_LOGIC ; ---altsyncram元件接口聲明　　address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0);　　q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)　　);</p

52、>　　END COMPONENT;　　BEGIN　　q <= sub_wire0(7 DOWNTO 0);　　altsyncram_component : altsyncram　　GENERIC

53、 MAP (　　address_aclr_a => "NONE",　　init_file => "sin_data.mif",　　intended_device_family => "Cyclone",--參數傳遞映射</p

54、>　　lpm_hint => "ENABLE_RUNTIME_MOD=NO",　　lpm_type => "altsyncram",　　numwords_a => 64, --數據數量64

55、　operation_mode => "ROM", --LPM模式ROM　　outdata_aclr_a => "NONE", --無異步地址清零　　outdata_reg_a => "UNREGISTERED", --輸出

56、無鎖存　　widthad_a => 6, --地址線寬度6　　width_a => 8, --數據線寬度8　　width_byteena_a => 1

57、;　　)　　PORT MAP (　　clock0 => inclock,　　address_a => address,　　q_a => sub_wire0　　);</b

58、>　　END SYN;　　6位地址信號發(fā)生器cnt.vhd如下：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_l

59、ogic_unsigned.all;　　entity cnt is --定義計數器的實體　　port(clk: in std_logic;　　clr: in std_logic;　　q: out std_logic_vector(

60、5 downto 0));--6位輸出地址線　　end cnt;　　architecture bhv of cnt is 　　begin 　　process(clk,clr)</p&g

61、t;　　variable cqi:std_logic_vector(5 downto 0);--定義內部變量　　begin　　if clr='0' then cqi:=(others =>'0');--計數器異步復位<p&

62、gt;　　elsif clk 'event and clk='1' then –檢測時鐘上升沿　　cqi:=cqi+1; --計數　　end if;　　q <=cqi;--賦值，輸出&l

63、t;p>　　end process ;　　end bhv;　　END SYN;　　6、方波模塊　　方波模塊的square的VHDL程序描述如下：其中cl

64、k為輸入時鐘端口，clr為輸入復位端口，q為整數輸出端口。　　圖6 方波模塊仿真圖　　方波模塊的設計是當內部計數cnt達到64時，根據輸出標志a的數值輸出對應的數值，當a=0輸出0，也即是方波周期中的低電平，當a=1，輸出255，也即是方波周期中的高電平。連續(xù)的輸出便成了觀測到的方波波形。模塊程序如下：　　LIB

65、RARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY square IS　　PORT(clk,clr:IN STD_LOGIC; 　　q:OUT INTEGER RANGE 0 TO 255); &l

66、t;p>　　END square; 　　ARCHITECTURE behave OF square IS　　SIGNAL a:BIT;　　BEGIN　　PROCESS(clk,clr)

67、　VARIABLE cnt:INTEGER; --定義內部整數變量　　BEGIN　　IF clr='0' THEN　　a<='0'; 　　ELSIF cl

68、k'EVENT AND clk='1' THEN--檢測時鐘上升沿　　IF cnt<63 THEN--計數64個點　　cnt:=cnt+1;--計數　　ELSE　　cnt:=0;

69、--當計數的值大于64時，清零。　　a<=NOT a; --對內部a變量取反，a變化已啟動進程END PROCESS; 　　END IF; 　　END IF; 　　END PROCES

70、S; 　　PROCESS(clk,a)　　BEGIN　　IF clk'EVENT AND clk='1' THEN　　IF a='1' THEN　　q&

71、lt;=255; --a=1,--輸出一個波形周期內的高電平　　ELSE　　q<=0; --a=0,--輸出一個波形周期的低電平。　　END IF; 　　END

72、IF; 　　END PROCESS; 　　END behave;　　7、輸出波形選擇模塊　　波形選擇模塊是一個設計位6選1的數據選擇器，其中sel為波形數據選擇端口，d0～d5為8位二進制輸入端口，q為8位二進制輸出端口。該模塊可以根據外部開關的狀態(tài)選

73、擇相應的波形輸出。　　其選擇VHDL程序如下：　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY ch61a IS　　PORT(sel:IN STD_LOGIC_VECT

74、OR(2 DOWNTO 0);　　d0,d1,d2,d3,d4,d5:IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); 　　END ch61a; 　　ARCHITECTURE b

75、ehave OF ch61a IS　　BEGIN　　PROCESS(sel)　　BEGIN　　CASE sel IS　　WHEN"000&quo

76、t;=>q<=d0;--遞增波形輸出　　WHEN"001"=>q<=d1;--遞減波形輸出　　WHEN"010"=>q<=d2;--三角波形輸出　　WHEN"011"=>q<=d3;--階梯

77、波形輸出　　WHEN"100"=>q<=d4;--正弦波形輸出　　WHEN"101"=>q<=d5;--方波輸出　　WHEN OTHERS=>NULL; 　　END CASE; </p&g

78、t;　　END PROCESS;　　END behave;　　WHEN OTHERS=>NULL; 　　六、系統(tǒng)聯調測試分析　　通過以上各個模塊的細化和分析，最終在Quartus ‖中完成了整個系統(tǒng)的聯合調試，并通過嵌入式邏輯分析的方法回讀輸出

79、信號的波形符合設計的要求。調試整個系統(tǒng)了原理圖如下圖所示：　　1.調試的結果如下：（復位信號reset高電平，低電平為不輸出）　　（1）第一次sel選擇值設為0，輸出為遞增波，從圖中可以看出，輸出的波形成線性遞增，結果正確。　　（2）第二次sel選擇值設為1，輸出為遞減波，從圖中可以看出，輸出的波形成線性遞減，結

80、果正確。　?。?）第三次sel的值設為2，輸出為三角波，其仿真波形如下圖所示，輸出波形線性增大到最大后，再線性減小。　?。?）第四次sel的值設為3，其輸出的波形是階梯波，其仿真波形見下圖，波形遞增常數為16，結果正確。　　（5）第五次sel的值設為4，其輸出的波形是正弦波，從圖中可以看出，輸出的數據的變化規(guī)律是

81、正弦規(guī)律。　?。?）第六次sel的值設為5，其輸出的波形是方波，從圖中仿真的結果可以看出，輸出的波形變化規(guī)律是按方波規(guī)律周期性變化的。　?。?）當設置為其他值時無波形輸出　　七、設計結論　　本設計以函數信號發(fā)生器的功能為設計對象，運用

82、EDA技術的設計方法，進行各種波形的輸入設計、設計處理和器件編程。在VHDL語言的編寫中按照語言描述規(guī)范，實現了幾種波形的軟件設計和具體邏輯元件結構的硬件映射。結合FPGA的開發(fā)集成環(huán)境Quartus2軟件，產生了函數信號發(fā)生器的各種信號，同時完成了時序和功能仿真。實驗表明采用該方法能準確的產生三角波、階梯波、正弦波等設計產生的波形，實現了信號發(fā)生器的功能。　　本設計的函數信號發(fā)生器在設計上由于

83、設計時考慮的不夠全面雖然完成了函數信號的產生，但不夠完善。要做成完整實用的信號源還應考慮設計包含的功能有：　?。?）用鍵盤輸入編輯生成上述6種波形（同周期）的線性組合波形；　　（2）具有波形存儲功能；　?。?）輸出波形的頻率范圍可調，頻率步進；　　（4）輸出波形幅度可調，

84、步進調整；　?。?）具有顯示輸出波形的類型、重復頻率（周期）和幅度的功能；　　（6）用鍵盤或其他輸入裝置產生任意波形；　?。?）波形占空比可調等。　　八、心得體會　　一個學期的EDA學習，使我

85、獲益良多。在這期間學習了EDA的基本知識、常用的EDA的工具Quartus2的使用方法、對大規(guī)?？删幊唐骷慕Y構和工作原理也有了一定的了解；掌握了原理圖和VHDL輸入的基本設計方法；對VHDL語言的語法結構、編程結構也都有了一定的掌握；結合實驗課學會了編程下載和硬件測試等內容；對Quartus2軟件的嵌入式邏輯分析儀的使用和宏功能模塊的調用也掌握了一些基本的操作；配合著實驗課初步學會了自頂向下的設計方法，明白了如何用這種方法去實現一個系

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