eda綜合課程設(shè)計(jì)-數(shù)字秒表

1、<p>　　《EDA技術(shù)綜合設(shè)計(jì)》</p><p><b>　　課程設(shè)計(jì)報(bào)告</b></p><p>　　報(bào)告題目： 數(shù)字秒表 </p><p>　　作者所在系部： 電子工程系 </p><p>　　作者所在專業(yè)：

2、 電子信息工程 </p><p>　　作者所在班級(jí)： </p><p>　　作 者 姓 名 ： </p><p>　　指導(dǎo)教師姓名： </p><p>　　完 成 時(shí)

3、 間 ： 2012.12.13 </p><p><b>　　內(nèi) 容 摘 要</b></p><p>　　近幾年EDA技術(shù)發(fā)展十分迅速，在未來的三至五年EDA技術(shù)會(huì)像單片機(jī)一樣成為社會(huì)的主流。應(yīng)用VHDL語言設(shè)計(jì)數(shù)字系統(tǒng)，很多設(shè)計(jì)工作可以在計(jì)算機(jī)上完成，從而縮短了數(shù)字系統(tǒng)的開發(fā)時(shí)間。我們嘗試?yán)肰HDL為開發(fā)工具設(shè)計(jì)數(shù)字秒表。

4、</p><p>　　秒表的邏輯結(jié)構(gòu)較簡(jiǎn)單，它主要由十進(jìn)制分頻器、計(jì)數(shù)器、六進(jìn)制計(jì)數(shù)器、數(shù)據(jù)選擇器、和顯示譯碼器等組成。在整個(gè)秒表中最關(guān)鍵的是如何獲得一個(gè)精確的100HZ計(jì)時(shí)脈沖，除此之外，整個(gè)秒表還需有一個(gè)啟動(dòng)信號(hào)和一個(gè)清零信號(hào)，以便秒表能隨意停止及啟動(dòng)。 秒表有共有6個(gè)輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個(gè)計(jì)數(shù)器與之相對(duì)應(yīng)，6個(gè)計(jì)數(shù)器的輸出全都為BCD碼輸出，這樣便與同顯示

5、譯碼器連接。</p><p>　　關(guān)鍵詞: VHDL，數(shù)字秒表，QuartusII，時(shí)序仿真圖。</p><p><b>　　目 錄</b></p><p>　　一、實(shí)驗(yàn)?zāi)康摹?………………………………………………………………………1</p><p>　　二、硬件要求… ……………………………………………………………

6、…………1</p><p>　　三、方案論證 ……………………… ……………………………………………1 </p><p>　　四、模塊說明 …………………………………………………………………………1</p><p>　　分頻器 ………………………………………………………………………………1</p><p>　　六進(jìn)制計(jì)

7、數(shù)器 ………………………………………………………………………2</p><p>　　十進(jìn)制計(jì)數(shù)器 ………………………………………………………………………3</p><p>　　控制選擇器 …………………………………………………………………………4</p><p>　　譯碼器 ………………………………………………………………………………5</p><

8、;p>　　蜂鳴器模塊……………… …………………………………………………………6</p><p>　　五、整體連接圖…… …………………………………………………………………7</p><p>　　六、實(shí)驗(yàn)步驟……… …………………………………………………………………8</p><p>　　七、實(shí)驗(yàn)結(jié)果……………………………… …………………………………………8

9、</p><p>　　八、實(shí)驗(yàn)總結(jié) ………………………………………………………………………8 </p><p>　　九、參考文獻(xiàn)…………………………………………………………………………8</p><p><b>　　三課程設(shè)計(jì)任務(wù)書</b></p><p><b>　　實(shí)驗(yàn)?zāi)康?lt;/b>&l

10、t;/p><p>　　學(xué)習(xí)使用VHDL語言設(shè)計(jì)題目，掌握VHDL語言的編程方法以及EDA芯片的下載仿真。</p><p><b>　　二、硬件要求</b></p><p>　?。?）主芯片EPF10K10LC84-4。</p><p><b>　　（2）蜂鳴器。</b></p><p

11、>　?。?）8位八段掃描共陰極數(shù)碼顯示管。</p><p>　　（4）二個(gè)按鍵開關(guān)（清零，開始/暫停）。</p><p><b>　　三、方案論證</b></p><p><b>　　四、模塊說明</b></p><p>　　秒表的設(shè)計(jì)共化分為6個(gè)模塊：分頻器（cfp），六計(jì)數(shù)器（count6

12、），十計(jì)數(shù)器（count10），六選一選擇器，譯碼器。下面具體分析各個(gè)模塊的原理、內(nèi)容和功能。</p><p>　　1.分頻器(cfp)</p><p>　　能夠?qū)崿F(xiàn)對(duì)10MHZ 的clk時(shí)鐘信號(hào)進(jìn)行分頻，從而得到0.01秒的計(jì)數(shù)脈沖信號(hào)即100hz的脈沖信號(hào)。圖1為分頻器的仿真波形圖。</p><p>　　library ieee;</p><

13、p>　　use ieee.std_logic_1164.all;</p><p>　　entity cfp is </p><p>　　port(clk: in std_logic;</p><p>　　q0: buffer std_logic);</p><p><b>　　end cfp; </b><

14、;/p><p>　　architecture a of cfp is </p><p>　　signal counter:integer range 0 to 49999; </p><p><b>　　begin </b></p><p>　　process(clk) </p><p

15、>　　begin </p><p>　　if (clk='1' and clk'event) then </p><p>　　if counter=49999 then counter<=0; q0<= not q0; </p><p>　　else counter<=counter+1

16、; </p><p>　　end if; </p><p>　　end if; </p><p>　　end process;</p><p><b>　　end a;</b></p><p>　　圖1. 分頻器的仿真波形</p><p&g

17、t;　　2.六計(jì)數(shù)器（COUNT601）</p><p>　　能夠?qū)崿F(xiàn)6進(jìn)制循環(huán)計(jì)數(shù)，功能是秒到分和分到時(shí)的進(jìn)制計(jì)數(shù)。圖2為六計(jì)數(shù)器的仿真波形圖</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigne

18、d.all;</p><p>　　entity count6 is </p><p>　　port (clk,clr,start:in std_logic;</p><p>　　daout:out std_logic_vector(3 downto 0);</p><p>　　cout:buffer std_logic );</p&g

19、t;<p>　　end count6;</p><p>　　architecture behave of count6 is </p><p>　　signal temp:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　proc

20、ess(clk,clr)</p><p><b>　　begin</b></p><p>　　if clr='1' then temp<="0000";</p><p>　　cout<='0';</p><p>　　elsif clk'event a

21、nd clk='1' then</p><p>　　if start='1'then</p><p>　　if temp="0101" then temp<="0000";</p><p>　　cout<='1';</p><p>　　else

22、 temp<=temp+1;cout<='0';</p><p><b>　　end if;</b></p><p>　　elsif start='0' then temp<=temp;cout<=cout;</p><p><b>　　end if;</b>&

23、lt;/p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　daout<=temp;</p><p>　　end behave;</p><p>　　圖2. 六進(jìn)制計(jì)數(shù)器的仿真波形</p><p>　　3.

24、十進(jìn)制計(jì)數(shù)器（COUNT24）</p><p>　　能夠?qū)崿F(xiàn)10進(jìn)制循環(huán)計(jì)數(shù)，實(shí)現(xiàn)0.01秒到0.1秒、0.1秒到1秒、1秒到10秒、一分到10分的進(jìn)制計(jì)數(shù)，圖3為十計(jì)數(shù)器的仿真波形圖。 </p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use

25、 ieee.std_logic_unsigned.all;</p><p>　　entity count6 is </p><p>　　port (clk,clr,start:in std_logic;</p><p>　　daout:out std_logic_vector(3 downto 0);</p><p>　　cout:buffe

26、r std_logic );</p><p>　　end count6;</p><p>　　architecture behave of count6 is </p><p>　　signal temp:std_logic_vector(3 downto 0);</p><p><b>　　begin</b><

27、/p><p>　　process(clk,clr)</p><p><b>　　begin</b></p><p>　　if clr='1' then temp<="0000";</p><p>　　cout<='0';</p><p>

28、　　elsif clk'event and clk='1' then</p><p>　　if start='1'then</p><p>　　if temp="0101" then temp<="0000";</p><p>　　cout<='1';<

29、/p><p>　　else temp<=temp+1;cout<='0';</p><p><b>　　end if;</b></p><p>　　elsif start='0' then temp<=temp;cout<=cout;</p><p><b&

30、gt;　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　daout<=temp;</p><p>　　end behave;</p><p>　　圖3. 十進(jìn)制計(jì)數(shù)器的仿真波形<

31、;/p><p><b>　　4.控制選擇器</b></p><p>　　能夠?qū)崿F(xiàn)六路計(jì)數(shù)的循環(huán)選通即數(shù)碼管將顯示的數(shù)被循環(huán)選通，每一路對(duì)應(yīng)一個(gè)數(shù)碼管。其中的sel為位選輸出。圖4為其仿真波形。</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;<

32、/p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity konhzhi is</p><p>　　port(clr,clk: in bit;</p><p>　　dain0,dain1,dain2,dain3,dain4,dain5: in std_logic_vector(3 dow

33、nto 0);</p><p>　　sel: out std_logic_vector(2 downto 0);</p><p>　　daout: out std_logic_vector(3 downto 0));</p><p>　　end konhzhi;</p><p>　　architecture a of konhzhi is&l

34、t;/p><p>　　signal temp:integer range 0 to 5;</p><p><b>　　begin</b></p><p>　　process(clk)</p><p><b>　　begin</b></p><p>　　if (clr='1

35、') then </p><p>　　daout<="0000";</p><p>　　sel<="000";</p><p><b>　　temp<=0;</b></p><p>　　elsif (clk='1'and clk'e

36、vent) then </p><p>　　if temp=5 then temp<=0;</p><p>　　else temp<=temp + 1; </p><p>　　end if; </p><p>　　case temp is</p><p>　　when 0=>sel

37、<="000";daout<=dain0;</p><p>　　when 1=>sel<="001";daout<=dain1;</p><p>　　when 2=>sel<="010";daout<=dain2;</p><p>　　when 3=>s

38、el<="011";daout<=dain3;</p><p>　　when 4=>sel<="100";daout<=dain4;</p><p>　　when 5=>sel<="101";daout<=dain5;</p><p><b>　　e

39、nd case;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end a;</b></p><p>　　圖4. 控制選擇器仿真波形</p><p><b>　　

40、5</b></p><p><b>　　5.譯碼器</b></p><p>　　能夠?qū)崿F(xiàn)將每路信號(hào)計(jì)數(shù)輸出轉(zhuǎn)換為數(shù)碼管的段碼。圖5為其仿真波形。</p><p>　　library ieee; </p><p>　　use ieee.std_logic_1164.all; </p><p&

41、gt;　　entity ym is </p><p>　　port(num:in std_logic_vector(3 downto 0); </p><p>　　led:out std_logic_vector(6 downto 0)); </p><p><b>　　end ym ; </b></p><p>　　a

42、rchitecture a of ym is </p><p><b>　　begin </b></p><p>　　process(num) </p><p><b>　　begin </b></p><p>　　case num is </p><p>　　when&qu

43、ot;0000"=>led<="0111111";</p><p>　　when"0001"=>led<="0000110";</p><p>　　when"0010"=>led<="1011011";</p><p>　

44、　when"0011"=>led<="1001111";</p><p>　　when"0100"=>led<="1100110";</p><p>　　when"0101"=>led<="1101101";</p>&l

45、t;p>　　when"0110"=>led<="1111101";</p><p>　　when"0111"=>led<="0100111";</p><p>　　when"1000"=>led<="1111111";</p

46、><p>　　when"1001"=>led<="1101111";</p><p>　　when others=>led<="0000000";</p><p>　　end case; </p><p>　　end process; </p>&l

47、t;p><b>　　end a; </b></p><p>　　圖5. 譯碼器的仿真波形</p><p><b>　　6.蜂鳴器控制模塊</b></p><p>　　能夠?qū)崿F(xiàn)蜂鳴器的十聲報(bào)警和十秒報(bào)警。</p><p>　　library ieee;</p><p>

48、;　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity fengming is</p><p>　　port(clk,I:in std_logic;</p><p>　　q:out std_logic</p&g

49、t;<p><b>　　);</b></p><p>　　end fengming;</p><p>　　architecture ar of fengming is</p><p>　　signal n:integer range 0 to 20;</p><p>　　signal q0:std_logi

50、c;</p><p><b>　　begin</b></p><p>　　process(clk)</p><p><b>　　begin </b></p><p>　　if clk'event and clk='1' then</p><p>　　i

51、f I='0' then q0<='0';n<=0;</p><p>　　else if n<=19 then q0<=not(q0);n<=n+1;</p><p>　　else q0<='0';n<=0;</p><p><b>　　end if;</b

52、></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　q<=q0;</b></p><p><b>　　

53、end ar; </b></p><p>　　五、數(shù)字秒表的整體連接圖</p><p>　　最將上述的模塊綜合到一起就可以實(shí)現(xiàn)功能。綜合可以用一個(gè)元件例化，也可以用原理圖連接。為了簡(jiǎn)單我就直接連圖了。</p><p>　　圖6. 綜合連接示意圖</p><p><b>　　六、實(shí)驗(yàn)步驟</b></p

54、><p>　?。?）安裝QuartusⅡ軟件，為本項(xiàng)設(shè)計(jì)建立文件夾。</p><p>　?。?）輸入設(shè)計(jì)項(xiàng)目的各個(gè)模塊，存盤檢查，編譯并仿真至無誤。</p><p>　?。?）調(diào)用底層文件的各個(gè)模塊，連接整體原理圖，進(jìn)行存盤檢查，編譯仿真至無誤。</p><p>　　（4）將PC機(jī)與試驗(yàn)箱進(jìn)行連接選擇器件并鎖定引腳，然后進(jìn)行編譯下載。</p

55、><p>　?。?）按照鎖定好的引腳進(jìn)行連線，進(jìn)行硬件測(cè)試，驗(yàn)證仿真和測(cè)試結(jié)果。</p><p><b>　　七、實(shí)驗(yàn)結(jié)果</b></p><p>　　通過硬件測(cè)試，得到如下測(cè)試結(jié)果：</p><p>　?。?）秒表能夠正確的計(jì)時(shí)，數(shù)碼管能夠正確顯示時(shí)鐘數(shù)字。</p><p>　?。?）每十秒鐘蜂鳴器

56、響一聲和led燈閃一下，1小時(shí)后蜂鳴器響十聲。</p><p><b>　　八、總結(jié)</b></p><p>　　通過這次課設(shè)，對(duì)VHDL語言的使用有了進(jìn)一步的加強(qiáng)，對(duì)所用到的軟件有了更加深刻的了解，這對(duì)我們以后的學(xué)習(xí)和工作有很大的幫助。本實(shí)驗(yàn)綜合性較高，讓我們學(xué)習(xí)到了怎么去下載程序，也懂得了時(shí)鐘源的產(chǎn)生和時(shí)鐘源的分頻原理，懂得LED燈的循環(huán)顯示原理，使得我們的知識(shí)

57、更加豐富與實(shí)用。課設(shè)期間也發(fā)現(xiàn)了自己的很多不足，但是通過自己動(dòng)手動(dòng)腦，既增加了知識(shí)，有給了專業(yè)知識(shí)的提升。</p><p><b>　　九、參考文獻(xiàn)</b></p><p>　　[1]李國洪、胡輝、沈明山.EDA技術(shù)與實(shí)驗(yàn).機(jī)械工業(yè)出版社，2009</p><p>　　[2] 閻石．?dāng)?shù)字電子技術(shù)基礎(chǔ)（第五版）．高等教育出版社，2006</