eda課程設(shè)計(jì)--電子秒表設(shè)計(jì)

1、<p>　　Xxxxxxxx 大 學(xué)</p><p>　　課 程 設(shè) 計(jì)</p><p>　　2013年7 月 12日</p><p><b>　　課程設(shè)計(jì)任務(wù)書</b></p><p>　　課程 硬件課程設(shè)計(jì)</p><p>　　

2、題目 電子秒表設(shè)計(jì) </p><p>　　專業(yè) 姓名 學(xué)號(hào) </p><p>　　主要內(nèi)容、基本要求等</p><p><b>　　一、主要內(nèi)容：</b></p><p>　　利用KX_DN教學(xué)

3、實(shí)驗(yàn)箱、微機(jī)和QuartusⅡ軟件系統(tǒng)，使用VHDL語言輸入方法設(shè)計(jì)數(shù)字秒表。它主要由顯示譯碼器、分頻器、十進(jìn)制計(jì)數(shù)器、報(bào)警器和計(jì)數(shù)器組成。秒共有6個(gè)輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個(gè)計(jì)數(shù)器與之相對(duì)應(yīng)，6個(gè)計(jì)數(shù)器的輸出全都為BCD碼輸出，這樣便于同顯示譯碼器的連接。要求可以利用層次設(shè)計(jì)方法和VHDL語言，完成硬件設(shè)計(jì)設(shè)計(jì)和仿真。最后在KX_DN教學(xué)實(shí)驗(yàn)箱中實(shí)現(xiàn)。</p><p&g

4、t;<b>　　二、基本要求：</b></p><p>　　1.四個(gè)10進(jìn)制計(jì)數(shù)器：用來分別對(duì)百分之一秒、十分之一秒、秒和分進(jìn)行計(jì)數(shù)；</p><p>　　2.兩個(gè)6進(jìn)制計(jì)數(shù)器：用來分別對(duì)十秒和十分進(jìn)行計(jì)數(shù)；</p><p>　　3.顯示譯碼器：完成對(duì)顯示的控制；</p><p>　　4. 能任意啟動(dòng)和歸零。</p

5、><p><b>　　三、擴(kuò)展要求</b></p><p><b>　　1.隨意停止及啟動(dòng)</b></p><p>　　2.可以多次記錄數(shù)據(jù)并且可以讀出各次對(duì)數(shù)據(jù)</p><p>　　按照規(guī)范寫出論文，要求字?jǐn)?shù)在4000字以上，并進(jìn)行答辯。論文內(nèi)容包括概述（學(xué)習(xí)、調(diào)研、分析、設(shè)計(jì)的內(nèi)容摘要）、EDA技術(shù)

6、的現(xiàn)狀和發(fā)展趨勢、對(duì)KX_DN教學(xué)實(shí)驗(yàn)箱和QuartusⅡ軟件的掌握程度、數(shù)字鐘的設(shè)計(jì)過程（包括原理圖或程序設(shè)計(jì)、編譯、仿真分析、硬件測試的全過程），論文中含有原理圖、程序、仿真波形圖及其分析報(bào)告。</p><p>　　完成期限 第19—20周 </p><p>　　指導(dǎo)教師 </p><p>　　專業(yè)負(fù)責(zé)人 </p

7、><p>　　2013年6 月 25 日</p><p><b>　　摘 要</b></p><p>　　EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。 </p><p>　　本文通過硬件語言VHD

8、L的描述，完成可以記錄兩次的秒表的設(shè)計(jì)和實(shí)現(xiàn)，先設(shè)計(jì)秒表的各個(gè)底層模塊，運(yùn)用底層各個(gè)模塊產(chǎn)生的進(jìn)位將各個(gè)模塊連接起來實(shí)現(xiàn)一個(gè)普通秒表。然后再將兩個(gè)普通秒表用選擇電路連接在一起，完成可以記錄兩次的秒表。本次設(shè)計(jì)的目的就是在掌握EDA初步使用的基礎(chǔ)上，運(yùn)用VHDL語言對(duì)數(shù)字秒表進(jìn)行設(shè)計(jì)，將理論和實(shí)踐相結(jié)合，提高與計(jì)算機(jī)硬件有關(guān)設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的能力。通過課程設(shè)計(jì)深入理解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，達(dá)到課程設(shè)計(jì)的目標(biāo)

9、。</p><p>　　關(guān)鍵詞：電子秒表；電子設(shè)計(jì)自動(dòng)化；硬件描述語言；QuartusⅡ</p><p><b>　　目 錄</b></p><p>　　第1章 概 述1</p><p>　　1.1 EDA的概念1</p><p>　　1.2 硬件描述語言——VHDL4</p>

10、<p>　　1.3 Quartus II 概述6</p><p>　　第2章 實(shí)驗(yàn)原理8</p><p>　　第3章 電子秒表設(shè)計(jì)9</p><p>　　3.1 分頻電路設(shè)計(jì)9</p><p>　　3.2 10位計(jì)數(shù)器設(shè)計(jì)10</p><p>　　3.3 6位計(jì)數(shù)器設(shè)計(jì)11</p&

11、gt;<p>　　3.4 電子秒表設(shè)計(jì)13</p><p>　　3.5 擴(kuò)展功能15</p><p>　　3.6 電子秒表下載實(shí)現(xiàn)18</p><p><b>　　結(jié) 論20</b></p><p><b>　　參考文獻(xiàn)21</b></p><p&

12、gt;<b>　　第1章 概 述</b></p><p>　　1.1 EDA的概念</p><p>　　EDA技術(shù)是在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA是電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation)的縮寫。</p>

13、<p>　　EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 </p><p>　　EDA是電子技術(shù)設(shè)計(jì)自動(dòng)化，也就是能夠幫助人們?cè)O(shè)計(jì)電子電路或系統(tǒng)

14、的軟件工具。該工具可以在電子產(chǎn)品的各個(gè)設(shè)計(jì)階段發(fā)揮作用，使設(shè)計(jì)更復(fù)雜的電路和系統(tǒng)成為可能。在原理圖設(shè)計(jì)階段，可以使用EDA中的仿真工具論證設(shè)計(jì)的正確性；在芯片設(shè)計(jì)階段，可以使用EDA中的芯片設(shè)計(jì)工具設(shè)計(jì)制作芯片的版圖；在電路板設(shè)計(jì)階段，可以使用EDA中電路板設(shè)計(jì)工具設(shè)計(jì)多層電路板。特別是支持硬件描述語言的EDA工具的出現(xiàn)，使復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化成為可能，只要用硬件描述語言將數(shù)字系統(tǒng)的行為描述正確，就可以進(jìn)行該數(shù)字系統(tǒng)的芯片設(shè)計(jì)與制造。

15、21世紀(jì)將是EDA技術(shù)的高速發(fā)展期，EDA技術(shù)將是對(duì)21世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。   　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。</p><p>　　硬件描述語言 : 硬件描述語言(HDL)是一種用于進(jìn)行電子系統(tǒng)硬件設(shè)計(jì)

16、的計(jì)算機(jī)高級(jí)語言，它采用軟件的設(shè)計(jì)方法來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。 常用硬件描述語言有HDL、Verilog和VHDL語言。</p><p>　　1.1.1 EDA技術(shù)及應(yīng)用</p><p>　　現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科

17、研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。</p><p>　　在教學(xué)方面：幾乎所有理工科的高校都開設(shè)了EDA課程。主要是讓學(xué)生了解EDA的基本原理和基本概念、硬件描述系統(tǒng)邏輯的方法、使用EDA工具進(jìn)行電子電路課程的模擬仿真實(shí)驗(yàn)并在作畢業(yè)設(shè)計(jì)時(shí)從事簡單電子系統(tǒng)的設(shè)計(jì)，為今后工作打下基礎(chǔ)。在科研方面：主要利用電路仿真工具進(jìn)行電路設(shè)計(jì)與仿真；利用虛擬儀器

18、進(jìn)行產(chǎn)品調(diào)試；將FPGA器件的開發(fā)應(yīng)用到儀器設(shè)備中。在產(chǎn)品設(shè)計(jì)與制造方面：從高性能的微處理器、數(shù)字信號(hào)處理器一直到彩電、音響和電子玩具電路等，EDA技術(shù)不單是應(yīng)用于前期的計(jì)算機(jī)模擬仿真、產(chǎn)品調(diào)試，而且也在后期的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、器件的制作過程等有重要作用。 </p><p>　　1.1.2 EDA技術(shù)發(fā)展趨勢</p><p>　　過去的幾年里，可編程器件市場的增長主

19、要來自大容量的可編程邏輯器件CPLD和FPGA，其未來的發(fā)展趨勢如下：</p><p>　?。?）向高密度、高速度、寬頻帶方向發(fā)展</p><p>　　設(shè)計(jì)方法和設(shè)計(jì)效率的飛躍，帶來了器件的巨大需求，這種需求又促使器件生產(chǎn)工藝的不斷進(jìn)步，而每次工藝的改進(jìn)，可編程邏輯器件的規(guī)模都將有很大擴(kuò)展。</p><p>　?。?）向在系統(tǒng)可編程方向發(fā)展</p>&

20、lt;p>　　采用在系統(tǒng)可編程技術(shù)，可以像對(duì)待軟件那樣通過編程來配置系統(tǒng)內(nèi)硬件的功能，從而在電子系統(tǒng)中引入“軟硬件”的全新概念。它不僅使電子系統(tǒng)的設(shè)計(jì)和產(chǎn)品性能的改進(jìn)和擴(kuò)充變得十分簡便，還使新一代電子系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性，為許多復(fù)雜信號(hào)的處理和信息加工的實(shí)現(xiàn)提供了新的思路和方法。</p><p>　?。?）向可預(yù)測延時(shí)方向發(fā)展</p><p>　　為了適應(yīng)未來復(fù)雜高速電子系統(tǒng)

21、的要求，可編程邏輯器件的高速可預(yù)測延時(shí)是非常必要的。</p><p>　?。?）向混合可編程技術(shù)方向發(fā)展</p><p>　　已有多家公司開展了這方面的研究，并且推出了各自的模擬與數(shù)字混合型的可編程器件，相信在未來幾年里，模擬電路及數(shù)?；旌想娐房删幊碳夹g(shù)將得到更大的發(fā)展。</p><p>　　（5）向低電壓、低功耗方面發(fā)展</p><p>　

22、　集成技術(shù)的飛速發(fā)展，工藝水平的不斷提高，節(jié)能潮流在全世界的興起，也為半導(dǎo)體工業(yè)提出了向降低工作電壓、降低功耗的方向發(fā)展。</p><p>　　1.1.3開發(fā)工具的發(fā)展趨勢</p><p>　?。?）具有混合信號(hào)處理能力</p><p>　　由于數(shù)字電路和模擬電路的不同特性，模擬集成電路EDA工具的發(fā)展遠(yuǎn)遠(yuǎn)落后于數(shù)字電路EDA開發(fā)工具。</p><

23、;p>　?。?）高效的仿真工具</p><p>　　一方面是要建立合理的仿真算法；另一方面是要更好地解決系統(tǒng)級(jí)仿真中，系統(tǒng)模型的建模和電路級(jí)仿真中電路模型的建模技術(shù)。</p><p>　?。?）理想的邏輯綜合、優(yōu)化工具</p><p>　　邏輯綜合、優(yōu)化工具就是要把設(shè)計(jì)者的算法完整高效地生成電路網(wǎng)表。</p><p>　　1.1.4系統(tǒng)

24、描述方式的發(fā)展趨勢</p><p>　?。?）描述方式簡便化</p><p>　　圖形化的描述方式具有簡單直觀、容易掌握的優(yōu)點(diǎn)，是未來主要的發(fā)展趨勢。</p><p>　?。?）描述方式高效化和統(tǒng)一化</p><p>　　隨著EDA技術(shù)的不斷成熟，軟件和硬件的概念將日益模糊，使用單一的高級(jí)語言直接設(shè)計(jì)整個(gè)系統(tǒng)將是一個(gè)統(tǒng)一化的發(fā)展趨勢。<

25、/p><p>　　隨著科技的進(jìn)步，電子產(chǎn)品的更新日新月異，EDA技術(shù)作為電子產(chǎn)品開發(fā)研制的源動(dòng)力，已成為現(xiàn)代電子設(shè)計(jì)的核心。特別是EDA技術(shù)在我國尚未普及，掌握和普及這一全新的技術(shù)，將對(duì)我國電子技術(shù)的發(fā)展具有深遠(yuǎn)的意義。 </p><p>　　1.2 硬件描述語言——VHDL</p><p>　　1.2.1 VHDL的簡介</p><p>　　V

26、HDL語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)（IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA

27、軟件都兼容了這種標(biāo)準(zhǔn)。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡稱93版）。

28、現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事</p><p>　　1.2.2 VHDL語言的特點(diǎn)</p><p>　　VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，關(guān)于用VHDL和原理圖輸入進(jìn)行CPLD/FPGA設(shè)計(jì)的粗略比較：在設(shè)計(jì)中，如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。你要設(shè)計(jì)的是什么，你就直接從庫中調(diào)出來用就行

29、了。這樣比較符合人們的習(xí)慣。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。</p><p>　?。?）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大

30、規(guī)模電子系統(tǒng)的重要保證。</p><p>　　（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。</p><p>　?。?）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。</p>

31、<p>　?。?）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。</p><p>　?。?）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。</p><p>　　1.2.3 VHDL的設(shè)計(jì)流程</p><p>　

32、　它主要包括以下幾個(gè)步驟：</p><p><b>　　1.文本編輯：</b></p><p>　　用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件</p><p><b>　　2.功能仿真：</b></p><p>　　

33、將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）</p><p><b>　　3.邏輯綜合：</b></p><p>　　將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式。邏輯綜合軟件會(huì)生成.edf或.edif 的EDA工業(yè)標(biāo)準(zhǔn)文件。</p><p&

34、gt;<b>　　4.布局布線：</b></p><p>　　將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放CPLD/FPGA內(nèi)。</p><p><b>　　5.時(shí)序仿真：</b></p><p>　　需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真） 通常以上過程可以都

35、在CPLD/FPGA廠家提供的開發(fā)工具。</p><p>　　1.3 Quartus II 概述</p><p>　　Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完

36、整PLD設(shè)計(jì)流程。 </p><p>　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 </p><p>　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的

37、復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 </p><p>　　此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。</p>

38、<p>　　Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程

39、，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。</p><p>　　Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。</p><p>　　1.3.1軟件的啟動(dòng)方式</p><p>　　方法一、直接雙擊桌面上的圖標(biāo) ，可以打開Quartus II 7.2 軟件

40、；</p><p>　　方法二、執(zhí)行：【開始】→【程序】→【Altera】→【Quartus II 7.2】→【Quartus II 7.2 TalkBack Install】菜單命令，可以打開軟件。</p><p>　　啟動(dòng)軟件后，若你的電腦沒有連接到Internet互聯(lián)網(wǎng)，會(huì)出現(xiàn)如下圖所示的提示，提示你沒有連接到Altera的官方網(wǎng)站，將無法獲得更新的資源。點(diǎn)擊〖確定〗繼續(xù)，因?yàn)檫@不影

41、響軟件的正常使用。</p><p><b>　　圖1-1 打開頁面</b></p><p><b>　　第2章 實(shí)驗(yàn)原理 </b></p><p>　　根據(jù)實(shí)驗(yàn)對(duì)要求本次的設(shè)計(jì)是運(yùn)用VHDL語言在Quartus II 7.2 TalkBack Install環(huán)境下設(shè)計(jì)并運(yùn)行一個(gè)電子秒表。該秒表可以精確到百分之一秒并且記錄對(duì)

42、范圍是00分00秒00毫秒~59分59秒99毫秒。在設(shè)計(jì)的過程中需要運(yùn)用分層的結(jié)構(gòu)進(jìn)行，運(yùn)用例化語句在頂層實(shí)體中隊(duì)各個(gè)部件進(jìn)行例化，使之達(dá)到電子秒表的要求。</p><p>　　在設(shè)計(jì)時(shí)運(yùn)用10進(jìn)制計(jì)數(shù)器和6進(jìn)制計(jì)數(shù)器對(duì)秒表的各個(gè)位置進(jìn)行計(jì)數(shù)和顯示，在百分之一秒和十分之一秒對(duì)位置各用一個(gè)帶進(jìn)位對(duì)10進(jìn)制計(jì)數(shù)器來對(duì)其計(jì)數(shù)和顯示。秒和分的位置也運(yùn)用一個(gè)帶進(jìn)位的10進(jìn)制計(jì)數(shù)器對(duì)其進(jìn)行計(jì)數(shù)，十秒的位置著需要一個(gè)帶進(jìn)位的6

43、進(jìn)制計(jì)數(shù)器對(duì)其進(jìn)行計(jì)數(shù)，而十分的位置需要一個(gè)不帶進(jìn)位對(duì)6進(jìn)制計(jì)數(shù)器對(duì)其進(jìn)行計(jì)數(shù)。將前一個(gè)位置的進(jìn)位接到下一個(gè)位置的時(shí)鐘信號(hào)以完成各個(gè)位置計(jì)數(shù)情況和前面位置計(jì)數(shù)情況的鏈接。完成位置之間的鏈接在頂層實(shí)體的例化語句中完成。</p><p>　　本系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方案，系統(tǒng)的整體組裝設(shè)計(jì)原理圖如圖2-1所示，它主要由控制模塊、時(shí)基分頻模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。各模塊分別完成計(jì)時(shí)過程的控制功能、計(jì)時(shí)功能

44、與顯示功能。</p><p>　　第3章 電子秒表設(shè)計(jì)</p><p>　　根據(jù)實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)原理，寫出各個(gè)電路的VHDL語言，并且對(duì)各個(gè)電路進(jìn)行仿真，并根據(jù)時(shí)序仿真圖觀察設(shè)計(jì)的電路是否正確。各個(gè)電路設(shè)計(jì)完成之后根據(jù)實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)對(duì)擴(kuò)展的要求設(shè)計(jì)出合適對(duì)頂層實(shí)體其中包括可以多次記錄的秒表需要的硬件電路的VHDL語言頂層實(shí)體描述。</p><p>　　3.1 分頻電

45、路設(shè)計(jì)</p><p>　　——將輸入的時(shí)鐘信號(hào)頻率改變?yōu)槲覀冃枰臅r(shí)鐘頻率</p><p>　　libraby ieee; </p><p>　　use ieee.std_logic_1164.all; </p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　ent

46、ity counter is </p><p><b>　　port </b></p><p>　　( clk: in std_logic ; ——輸入的時(shí)鐘信號(hào)5MHz</p><p>　　co: buffer std_logic); ——輸出的時(shí)鐘信號(hào)100Hz</p><p>　　end

47、 counter; </p><p>　　architecture bhv of counter is </p><p><b>　　begin</b></p><p>　　process(clk)</p><p>　　variable coutinterger:=0;</p><p><b

48、>　　begin </b></p><p>　　if clk'event and clk='1' then</p><p>　　cout:=cout+1;</p><p>　　if cout<=25000 then co<='0';</p><p>　　elsif cout

49、<50000 then co<='1';</p><p>　　else cout:=0;</p><p><b>　　end if; </b></p><p><b>　　end if; </b></p><p>　　end process;</p>&l

50、t;p>　　end architecture;</p><p>　　圖3-1 分頻電路的時(shí)序仿真圖</p><p>　　圖3-2分頻控制電路模塊圖</p><p>　　3.2 10進(jìn)制計(jì)數(shù)器設(shè)計(jì)</p><p>　　——10進(jìn)制計(jì)數(shù)器 ，對(duì)數(shù)字做記錄當(dāng)計(jì)數(shù)器記錄到9之后產(chǎn)生進(jìn)位，有進(jìn)位端cont10、復(fù)位端rst10和使能端en10。

51、</p><p>　　library ieee; ——10進(jìn)制計(jì)數(shù)器</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity cnt10 is</p><p>

52、;　　port(clk10,rst10,en10:in std_logic;</p><p>　　cq10:out std_logic_vector(3 downto 0);</p><p>　　cout10:out std_logic);</p><p>　　end entity cnt10;</p><p>　　architecture

53、one of cnt10 is </p><p><b>　　begin</b></p><p>　　process(clk10,rst10,en10)</p><p>　　variable cqi:std_logic_vector(3 downto 0);</p><p><b>　　begin </b

54、></p><p>　　if rst10='1' then cqi:=(others => '0');</p><p>　　elsif clk10'event and clk10='1' then</p><p>　　if en10='1' then </p><

55、p>　　if cqi<9 then cqi:=cqi+1;</p><p>　　else cqi:=(others => '0');</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b

56、>　　end if;</b></p><p>　　if cqi=9 then cout10<='1';</p><p>　　else cout10<='0';</p><p><b>　　end if;</b></p><p>　　cq10<=cqi;&

57、lt;/p><p>　　end process;</p><p>　　end architecture one;</p><p>　　圖3-3 10進(jìn)制計(jì)數(shù)器RTL圖</p><p>　　圖3-4 10進(jìn)制計(jì)數(shù)器時(shí)序仿真圖</p><p>　　3.3 6進(jìn)制計(jì)數(shù)器設(shè)計(jì)</p><p>　　——

58、6進(jìn)制計(jì)數(shù)器 ，對(duì)數(shù)字做記錄當(dāng)計(jì)數(shù)器記錄到5之后產(chǎn)生進(jìn)位，有進(jìn)位端cont6、復(fù)位端rst6和使能端en6。</p><p>　　library ieee; </p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　

59、　entity cnt6 is</p><p>　　port(clk6,rst6,en6:in std_logic;</p><p>　　cq6:out std_logic_vector(3 downto 0);</p><p>　　cout6:out std_logic);</p><p>　　end entity cnt6;</p&

60、gt;<p>　　architecture one of cnt6 is </p><p><b>　　begin</b></p><p>　　process(clk6,rst6,en6)</p><p>　　variable cqi:std_logic_vector(3 downto 0);</p><p&g

61、t;<b>　　begin </b></p><p>　　if rst6='1' then cqi:=(others => '0');</p><p>　　elsif clk6'event and clk6='1' then</p><p>　　if en6='1'

62、then </p><p>　　if cqi<5 then cqi:=cqi+1;</p><p>　　else cqi:=(others => '0');</p><p><b>　　end if;</b></p><p><b>　　end if;</b></

63、p><p><b>　　end if;</b></p><p>　　if cqi=5 then cout6<='1';</p><p>　　else cout6<='0';</p><p><b>　　end if;</b></p><p&

64、gt;<b>　　cq6<=cqi;</b></p><p>　　end process;</p><p>　　end architecture one; </p><p>　　圖3-5 6進(jìn)制計(jì)數(shù)器RTL圖</p><p>　　圖3-6 6進(jìn)制計(jì)數(shù)器時(shí)序仿真圖 </p><p>

65、　　3.4 電子秒表設(shè)計(jì)</p><p>　　— —根據(jù)上面設(shè)計(jì)的10進(jìn)制計(jì)數(shù)器、6進(jìn)制計(jì)數(shù)器和分頻器設(shè)計(jì)一個(gè)簡單的秒表，可以記錄一個(gè)秒表的數(shù)據(jù)。</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity clock is</p>

66、<p>　　port( clkk:in std_logic; ——外接時(shí)鐘信號(hào)</p><p>　　enn:in std_logic; ——使能信號(hào)</p><p>　　rstt:in std_logic; ——復(fù)位信號(hào)</p><p>

67、;　　set:out std_logic_vector (23 downto 0) ); ——輸出數(shù)據(jù)</p><p>　　end entity ;</p><p>　　architecture one of miaobiao is </p><p>　　component cnt10 is

68、 ——調(diào)用10進(jìn)制計(jì)數(shù)器聲明語句</p><p>　　port(clk10,rst10,en10:in std_logic;</p><p>　　cq10:out std_logic_vector(3 downto 0);</p><p>　　cout10:out std_logic);</p><p>　　end component ;

69、</p><p>　　component cnt6 is ——調(diào)用6進(jìn)制計(jì)數(shù)器聲明語句</p><p>　　port( clk6,rst6,en6:in std_logic;</p><p>　　cq6:out std_logic_vector(3 downto 0);</p><p>　　co

70、ut6:out std_logic);</p><p>　　end component ;</p><p>　　component counter IS ——調(diào)用分頻器聲明語句</p><p>　　port( clk: in std_logic;</p><p>　　co : out std_logic);&l

71、t;/p><p>　　end component;</p><p>　　signal clk1:std_logic;</p><p>　　signal clk2:std_logic;</p><p>　　signal clk3:std_logic;</p><p>　　signal clk4:std_logic;</

72、p><p>　　signal clk5:std_logic;</p><p>　　signal clk6:std_logic;</p><p>　　signal sett:std_logic_vector(23 downto 0);</p><p><b>　　begin</b></p><p>　　

73、u1: counter port map(clk=>clkk,co=>clk1); — — 例化語句</p><p>　　u2:cnt10 port map(clk10=>clk1,rst10=>rstt,en10=>enn,cq10=>sett(3downto0),cout10=>clk2);</p><p>　　u3:cnt10 port

74、 map(clk10=>clk2,rst10=>rstt,en10=>enn,cq10=>sett(7downto 4),cout10=>clk3);</p><p>　　u4:cnt10portmap(clk10=>clk3,rst10=>rstt,en10=>enn,cq10=>sett(11downto 8),cout10=>clk4);</

75、p><p>　　u5: cnt6 port map(clk6=>clk4,rst6=>rstt,en6=>enn,cq6=>sett(15 downto 12),cout6=>clk5);</p><p>　　u6:cnt10portmap(clk10=>clk5,rst10=>rstt,en10=>enn,cq10=>sett(19dow

76、nto16),cout10=>clk6);</p><p>　　u7:cnt6 port map(clk6=>clk6,rst6=>rstt,en6=>enn,cq6=>sett(23 downto 20));</p><p>　　set<=sett;</p><p>　　end architecture one;</p&g

77、t;<p>　　圖3-7 電子秒表RTL圖</p><p>　　圖3-8 電子秒表時(shí)序仿真圖</p><p><b>　　3.5 實(shí)驗(yàn)擴(kuò)展</b></p><p>　　根據(jù)實(shí)驗(yàn)的內(nèi)容可以適當(dāng)?shù)奶砑右恍┯袑?shí)際作用和可行性的功能，如可以記錄并顯示多個(gè)數(shù)據(jù)。根據(jù)擴(kuò)展的內(nèi)容設(shè)計(jì)相應(yīng)的電路和模塊來完成擴(kuò)展的內(nèi)容。比如記錄和顯示多個(gè)數(shù)據(jù)，可

78、以用多個(gè)秒表進(jìn)行計(jì)數(shù)，在秒表電路的后面可以添加一個(gè)選擇電路，運(yùn)用選擇電路選擇需要輸出的那個(gè)秒表的數(shù)值。</p><p>　　3.5.1 選擇電路設(shè)計(jì)</p><p>　　— — 根據(jù)輸入的rea信號(hào)，在顯示器上顯示出不同秒表記錄的數(shù)值。</p><p>　　library ieee;</p><p>　　use ieee.std_logic

79、_1164.all;</p><p>　　entity choose is </p><p>　　port ( lk: in std_logic; ——控制信號(hào)</p><p>　　s1: in std_logic_vector(23 downto 0); ——秒表一的數(shù)據(jù) </p><p

80、>　　s2: in std_logic_vector(23 downto 0); ——秒表二的數(shù)據(jù)</p><p>　　o : out std_logic_vector(23 downto 0)); ——輸出的數(shù)據(jù)</p><p>　　end entity;</p><p>　　architecture one of choose is</p

81、><p><b>　　begin</b></p><p>　　process(lk)</p><p><b>　　begin </b></p><p>　　if lk='1' then o<=s1;</p><p>　　else o<=s2;

82、 </p><p><b>　　end if ;</b></p><p>　　end process;</p><p>　　end architecture one；</p><p>　　圖3-9 選擇電路RTL圖</p><p>　　3.5.2 多次記錄數(shù)據(jù)秒表設(shè)計(jì)</p>

83、<p>　　—— 根據(jù)兩個(gè)使能端enn1、enn2和rea信號(hào)來控制秒表1、2的輸出顯示在顯示器上。</p><p>　　library ieee; ——頂層實(shí)體</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity clocks is</

84、p><p>　　port (clk1:in std_logic; ——外接時(shí)鐘信號(hào)5MHz </p><p>　　enn1:in std_logic; ——表一使能信號(hào)</p><p>　　enn2:in std_logic; ——表二使能信號(hào)</p>

85、<p>　　rst1:in std_logic; ——復(fù)位信號(hào)</p><p>　　rea :in std_logic; ——讀取信號(hào)</p><p>　　set1:out std_logic_vector (23 downto 0)) ;</p><p>　　end entity;</p>

86、<p>　　architecture one of miaobiao2 is</p><p>　　component choose is ——調(diào)用選擇電路聲明語句</p><p>　　port ( lk: in std_logic;</p><p>　　s1: in std_logic_vector(23 d

87、ownto 0);</p><p>　　s2: in std_logic_vector(23 downto 0);</p><p>　　o : out std_logic_vector(23 downto 0) );</p><p>　　end component;</p><p>　　component clock is

88、 ——調(diào)用秒表聲明語句</p><p>　　port(clkk:in std_logic;</p><p>　　enn:in std_logic;</p><p>　　rstt:in std_logic;</p><p>　　set:out std_logic_vector (23 downto 0) );<

89、/p><p>　　end component ;</p><p>　　signal a,b,c,d: std_logic_vector(23 downto 0);</p><p>　　begin ——例化語句</p><p>　　u1: clock port map (clk

90、k=>clk1,enn=>enn1,rstt=>rst1,set=>a);</p><p>　　u3: clock port map (clkk=>clk1,enn=>enn2,rstt=>rst1,set=>c);</p><p>　　u5: choose port map (lk=>rea, s1=>a,s2=>c,o

91、=>set1);</p><p>　　end architecture one;</p><p>　　圖3-10 可多次記錄秒表RTL圖</p><p>　　圖3-11 可多次記錄秒表時(shí)序仿真圖</p><p>　　3.6 電子秒表下載實(shí)現(xiàn)</p><p>　　新建一個(gè)工程，工程名為clocks，在工程中建立多

92、個(gè)VHDL文件包括 ：cnt10.vhd、cnt6.vhd、counter.vhd、clock.vhd 和clocks.vhd。</p><p>　　編譯頂層文件，對(duì)編譯的結(jié)果進(jìn)行仿真，引腳分配，下載到硬件中等等。</p><p>　　編譯程序并且驗(yàn)證VHDL語言是否正確無誤 ，采用功能仿真。</p><p>　　建立波形圖文件，并對(duì)輸入端進(jìn)行賦值 ，并運(yùn)行得到如圖

93、3-11的波形圖。</p><p>　　進(jìn)行引腳分配，如圖3-12所示。</p><p>　　下載到實(shí)驗(yàn)室的芯片（KX_DN系列）中并運(yùn)行，如圖3-13所示。</p><p>　　圖3-12 引腳分配圖</p><p>　　圖3-13 程序下載到芯片效果圖</p><p><b>　　結(jié) 論</b>

94、;</p><p>　　通過此次課程設(shè)計(jì)，讓我對(duì)EDA這門技術(shù)有了更深的體會(huì)，并更好的學(xué)會(huì)了使用QuartusⅡ軟件進(jìn)行硬件設(shè)計(jì)。</p><p>　　在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。通過與同學(xué)探討和請(qǐng)教老師，終于把問題都解決了，并加深了對(duì)數(shù)字時(shí)鐘原理和設(shè)計(jì)思路的了解。同時(shí)我也掌握了做課程設(shè)計(jì)的一般流程，為以后的電子設(shè)計(jì)這塊積累了一定的經(jīng)驗(yàn)，為以后從事

95、相關(guān)工作有一些幫助。最終解決了問題，攥寫成報(bào)告。</p><p>　　通過對(duì)設(shè)計(jì)對(duì)實(shí)現(xiàn)和對(duì)報(bào)告對(duì)撰寫，深深體會(huì)到了VHDL語言和EDA技術(shù)的一些技巧和設(shè)計(jì)思想，在完成設(shè)計(jì)的過程中，應(yīng)該具有很清晰地思路，才可以使電路更完美和簡便，要敢想敢做但是不應(yīng)該有投機(jī)取巧的心理。在完成每一步的時(shí)候都有意想不到的收獲也有可能導(dǎo)致錯(cuò)誤，所以在設(shè)計(jì)對(duì)過程中要集中精神。在寫報(bào)告的過程中，更加凸顯了細(xì)心二字。不可自認(rèn)為完美，必須按照格式

96、要求來撰寫自己的報(bào)告，所以必須做到足夠的精確。</p><p>　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。在進(jìn)行設(shè)計(jì)時(shí)并不束縛設(shè)計(jì)者的想象力，這使得自學(xué)、擴(kuò)展也可以很容易實(shí)現(xiàn)。在設(shè)計(jì)中充分的認(rèn)識(shí)到EDA課程對(duì)硬件設(shè)計(jì)的重要性，若把本門課程學(xué)好、學(xué)精，對(duì)硬件設(shè)計(jì)將有很大對(duì)幫助。以

97、后若有機(jī)會(huì)我將會(huì)利用更多時(shí)間來學(xué)習(xí)EDA技術(shù)、更加深入的學(xué)習(xí)EDA技術(shù)。EDA技術(shù)以其獨(dú)有的優(yōu)點(diǎn)和應(yīng)用范圍有著非常好的發(fā)展前景，是近幾年電子工業(yè)的發(fā)展趨向，中國的EDA行業(yè)發(fā)展十分迅速，有著很大的潛力。所以我們學(xué)好這門課程是十分必要的，我們不應(yīng)該僅僅拘泥于一門課程的學(xué)習(xí)，要結(jié)合各學(xué)科的連接點(diǎn)，把我們的知識(shí)串聯(lián)起來。為我們的未來做好知識(shí)儲(chǔ)備。</p><p>　　以上就我關(guān)于這次課程設(shè)計(jì)的想法，在以后，我會(huì)用更多的

98、時(shí)間去了解EDA。并且提高自己的知識(shí)水平。 </p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 潘松，黃繼業(yè).EDA技術(shù)使用教程（第三版）.北京：科學(xué)出版社，2006</p><p>　　[2] 蔣小燕，俞偉鈞，張立臣. EDA技術(shù)及VHDL.南京：東南大學(xué)出版社，2008</p><p>　　[

99、3] 鄭家龍，王小海，章安元.集成電子技術(shù)基礎(chǔ)教程.北京：高等教育出版社</p><p><b>　　2002</b></p><p>　　[4] 郭勇.EDA技術(shù).北京：高等教育出版社，2006</p><p>　　[5] 盧杰，賴毅.VHDL與數(shù)字電路設(shè)計(jì).北京：科學(xué)出版社，2001</p><p>　　[6] 趙全

100、利，秦春斌.EDA技術(shù)及應(yīng)用教程.北京：機(jī)械工業(yè)出版社，2009 </p><p>　　[7] 段玉生，王艷丹，何麗靜.電工電子技術(shù)與EDA基礎(chǔ).北京：清華大學(xué)出版社，2009</p><p>　　[8] 孫富明，李笑盈.基于多種EDA工具的FPGA設(shè)計(jì)，電子技術(shù)應(yīng)用，2002年1月，第1期 </p><p>　　[9] 李國麗，朱維勇.電子技術(shù)實(shí)驗(yàn)指導(dǎo)書.合肥：中