32位RISC CPU運算模塊的設(shè)計及可測性設(shè)計.pdf

1、隨著半導(dǎo)體技術(shù)和系統(tǒng)設(shè)計技術(shù)的發(fā)展，以IP核為基礎(chǔ)的集成電路設(shè)計形式得到極大的重視和長足的發(fā)展，同時32位嵌入式RISC處理器已成為高中端嵌入式應(yīng)用和設(shè)計的主流。在參與設(shè)計兼容ARM指令集的RISCCPU過程中，本文重點對運算模塊和整個CPU軟核的可測性進(jìn)行了設(shè)計。 整個設(shè)計從總體結(jié)構(gòu)到局部功能的實現(xiàn)采用了自頂向下的設(shè)計方法和模塊化的設(shè)計思想。CPU采用五級流水線結(jié)構(gòu)，通過對指令集分析確定了其系統(tǒng)結(jié)構(gòu)劃分成取指模塊、運算模塊、寄

2、存器堆模塊、系統(tǒng)總線模塊和控制器五大模塊。本文所設(shè)計的運算模塊實現(xiàn)了桶式移位器、算術(shù)邏輯單元以及32位乘法器，支持ARM指令集中所有算術(shù)運算和邏輯運算。桶式移位器通過比較全譯碼和部分譯碼兩種實現(xiàn)方案，選擇速度較快的全譯碼方式實現(xiàn)。利用綜合工具資源共享的優(yōu)化手段，并通過邏輯表達(dá)式的等價變換，設(shè)計了基于資源共享的算術(shù)邏輯單元，節(jié)約了面積。32位乘法器采用改進(jìn)的基4布斯算法減少部分積的個數(shù)；并通過數(shù)學(xué)計算預(yù)處理符號擴(kuò)展，使得部分積符號擴(kuò)展電路

3、簡單規(guī)整。部分積累加時，采用4-2計數(shù)器實現(xiàn)華萊士樹，提高了乘法器平行處理的速度。 可測性設(shè)計(designfortest，DFT)就是指為了使測試(制造測試)盡可能簡單而有意識地在設(shè)計中加入一定附加邏輯的設(shè)計方法。本文在對目前主要的可測性設(shè)計方法進(jìn)行研究的基礎(chǔ)上，根據(jù)所設(shè)計CPU的結(jié)構(gòu)特點，采用了邊界掃描技術(shù)和基于BILBO的內(nèi)建自測試技術(shù)結(jié)合的可測性設(shè)計方案?；贐ILBO的內(nèi)建自測試技術(shù)是將掃描技術(shù)與內(nèi)建自測試技術(shù)(Bui