基于擴(kuò)展前綴和分組的SoC測試數(shù)據(jù)編碼壓縮方法研究.pdf

1、隨著集成電路制造工藝的不斷發(fā)展，單個芯片上集成的晶體管數(shù)目越來越多。通過集成各種知識產(chǎn)權(quán)核，系統(tǒng)級芯片(SoC)的功能更加強(qiáng)大，但同時，也帶來了測試數(shù)據(jù)量的快速增加和測試應(yīng)用時間的快速增長，相應(yīng)地增加了測試成本，這是因?yàn)樽詣訙y試設(shè)備(ATE)的成本隨著其速度、通道容量、存儲器大小的增加，而迅速增長。 用一個可接受的代價，來解決急劇增長的測試數(shù)據(jù)量和有限的ATE傳輸帶寬之間的矛盾，正變得愈來愈困難，編碼壓縮方法提供了一種頗有前途的

2、解決方案，能有效地減少數(shù)字電路測試時傳輸?shù)臄?shù)據(jù)量和測試時間，緩解因集成度的迅速提高所帶來的海量測試數(shù)據(jù)量。本文正是圍繞SoC測試數(shù)據(jù)編碼壓縮問題展開研究。 本文在分析了一些典型的編碼技術(shù)的基礎(chǔ)上，提出了擴(kuò)展前綴編碼方案。通過對測試集的分析，發(fā)現(xiàn)測試集中除了包含大量的0游程外，還包含有大量的1游程。擴(kuò)展前綴編碼方案采用變長到變長的編碼方式對任意長度的0游程和1游程編碼，代碼字由前綴和尾部組成，用擴(kuò)展的前綴表明編碼的游程類型，從而不

3、引入額外的標(biāo)記位。對測試集中的無關(guān)位采取優(yōu)化賦值方法，減少0、1跳變，降低測試功耗。解壓時，通過使用一種特殊的計數(shù)器簡化控制電路，解壓電路硬件開銷小且較易實(shí)現(xiàn)。理論分析和實(shí)驗(yàn)結(jié)果表明其具有較高的測試數(shù)據(jù)壓縮率和較低的測試功耗。 針對多掃描鏈測試的特點(diǎn)，本文提出了一種新穎的基于多掃描鏈分組列相容的測試數(shù)據(jù)壓縮和解壓方法，在壓縮率、硬件開銷和解壓協(xié)議三方面做了較好的權(quán)衡。該方法將測試集按多掃描鏈結(jié)構(gòu)排列之后，采用對測試集進(jìn)行分組，每