SPARC V832位RISC處理器物理實(shí)現(xiàn)和驗(yàn)證.pdf

1、國內(nèi)圖書分類號(hào)：TN47學(xué)校代碼：10213國際圖書分類號(hào)：621.3.049密級(jí)：公開碩士學(xué)位論文碩士學(xué)位論文（工程碩士）（工程碩士）SPARCV832位RISC處理器物理實(shí)現(xiàn)和驗(yàn)證碩士研究生：王丹導(dǎo)師：肖立伊教授申請(qǐng)學(xué)位：工程碩士工程領(lǐng)域：電子與通信工程所在單位：北京時(shí)代民芯科技有限公司答辯日期：2009年12月授予學(xué)位單位：哈爾濱工業(yè)大學(xué)哈爾濱工業(yè)大學(xué)工程碩士學(xué)位論文I摘要隨著集成電路工藝進(jìn)入深亞微米納米量級(jí)，在超大規(guī)模集成電路的

2、物理實(shí)現(xiàn)中，金屬互連線的各種寄生效應(yīng)將會(huì)嚴(yán)重影響芯片物理設(shè)計(jì)的結(jié)果，甚至造成設(shè)計(jì)的失敗。本文通過分析深亞微米工藝下面臨的互連延遲、串?dāng)_噪聲效應(yīng)、電壓降效應(yīng)、電子遷移效應(yīng)、以及工藝天線效應(yīng)等問題，針對(duì)納米工藝下SOC芯片后端設(shè)計(jì)所面臨的挑戰(zhàn)，提煉出在0.18μm工藝條件下物理實(shí)現(xiàn)需要解決的技術(shù)關(guān)鍵點(diǎn)，建立了一種先進(jìn)的0.18μm工藝條件下的物理設(shè)計(jì)和驗(yàn)證流程。運(yùn)用連續(xù)收斂的布局策略，尤其是硅虛擬原型（SVP）的設(shè)計(jì)理論，來快速驗(yàn)證布局，進(jìn)

3、而提高布線的成功率。手工擺放硬IP位置、模擬模塊和數(shù)字模塊分開、基于電壓降和電遷移的電源地布線、考慮門控單元的多時(shí)鐘樹綜合方法為布局中的重點(diǎn)。并且在此定制設(shè)計(jì)了集成門控時(shí)鐘（ICG）單元，進(jìn)行低功耗的設(shè)計(jì)考慮。在布線階段，針對(duì)時(shí)序要求苛刻的特殊復(fù)雜芯片設(shè)計(jì)，進(jìn)一步提出了如何修復(fù)信號(hào)串?dāng)_和天線效應(yīng)預(yù)防修復(fù)等可制造性關(guān)鍵問題的解決方案。本文基于CadenceSoCEncounter數(shù)字IC設(shè)計(jì)平臺(tái)，重點(diǎn)討論物理設(shè)計(jì)中的預(yù)防、修復(fù)新方法、設(shè)計(jì)