面向SPARC V8 ISA的處理器模型驗(yàn)證技術(shù)研究.pdf

1、伴隨著SoC系統(tǒng)、尤其處理器開銷的增加，芯片設(shè)計(jì)中可能存在的錯(cuò)誤數(shù)目也急劇增長(zhǎng)，使得業(yè)界迫切需要新的驗(yàn)證方法學(xué)與工具來(lái)提高系統(tǒng)的驗(yàn)證效率。而近年來(lái)，驗(yàn)證工作花費(fèi)的項(xiàng)目時(shí)間比例不斷提高，因此有必要在占據(jù)項(xiàng)目周期大部分內(nèi)容的處理器驗(yàn)證工作中，研究提高效率、增強(qiáng)尋找設(shè)計(jì)錯(cuò)誤能力的技術(shù)，具有重要的研究意義。
　　本文首先完成了SPARCV8ISA（instruction set architecture，指令集架構(gòu)模型）處理器模型以及四種

2、AMBAAHB（Advanced High performance Bus of Advanced Microcontroller Bus Architecture）處理器總線接口模型的功能驗(yàn)證，針對(duì)SPARC V8ISA處理器模型與其AHB總線接口的架構(gòu)分析，基于處理器的架構(gòu)特點(diǎn)與硬件設(shè)計(jì)要素，闡述了基于驗(yàn)證功能點(diǎn)的處理器驗(yàn)證策略，并給出了基于UVM驗(yàn)證方法學(xué)的處理器總線接口模型的驗(yàn)證方案。針對(duì)四種處理器AHB總線接口模型，完成了功能

3、點(diǎn)提取工作，設(shè)計(jì)并為待測(cè)模型掛載了UVM驗(yàn)證平臺(tái)，設(shè)計(jì)了基于DPI的混合仿真技術(shù)的新型接口，實(shí)現(xiàn)SystemC的待測(cè)模型與SystemVerilog驗(yàn)證平臺(tái)之間的混合仿真，并相對(duì)官方提供的混合仿真庫(kù)具有開銷小、速度快等優(yōu)點(diǎn)。
　　其次，針對(duì)SPARC V8ISA處理器的架構(gòu)，對(duì)于SPARC V8ISA完成包括單條指令、組合指令、隨機(jī)指令驗(yàn)證工作，以及Mibench程序集與Dhrystone測(cè)試程序的驗(yàn)證，給出了各個(gè)驗(yàn)證結(jié)果與分析，

4、其指標(biāo)符合預(yù)期。
　　最后，為了進(jìn)一步提高指令集的驗(yàn)證效率，本文嘗試將NARX動(dòng)態(tài)神經(jīng)網(wǎng)絡(luò)引入測(cè)試激勵(lì)生成方法中，通過(guò)設(shè)計(jì)兩層的NARX網(wǎng)絡(luò)結(jié)構(gòu)，實(shí)施合理的量化策略，輸入移植后的Mibench程序集中反匯編代碼為訓(xùn)練樣本，采用貝葉斯正交化算法完成訓(xùn)練流程。通過(guò)生成激勵(lì)序列，分別以按序列以及類型查找兩種方式量化比對(duì)了該技術(shù)與傳統(tǒng)偽隨機(jī)激勵(lì)生成技術(shù)的性能，從而證明了應(yīng)用該技術(shù)能夠更加行之有效地尋找到待測(cè)模型的設(shè)計(jì)錯(cuò)誤，提高約15％的驗(yàn)