高速VML收發(fā)器的研究與設(shè)計(jì).pdf

1、VML（電壓模式邏輯）是一種高速差分接口技術(shù)，它具有高速、低噪聲、低功耗、低成本等優(yōu)點(diǎn)，在千兆位串行器解串器（Serdes）芯片中獲得了廣泛的應(yīng)用。
　　本文首先詳細(xì)介紹了幾種常用的高速差分接口技術(shù)LVDS、CML、LVPECL，然后將VML技術(shù)與它們進(jìn)行比較，最終確定了以VML技術(shù)設(shè)計(jì)一款用于Serdes的收發(fā)器電路。電路采用TSMC0.13um CMOS1P7M工藝實(shí)現(xiàn)，可傳輸速率最高達(dá)2.7Gbps的串行數(shù)據(jù)。
　　發(fā)

2、送器VML主體驅(qū)動(dòng)電路采用自偏置差分放大器及負(fù)反饋技術(shù)實(shí)現(xiàn)。由于信號(hào)在信道中傳輸時(shí)不可避免會(huì)有高頻衰減，對(duì)輸出差分信號(hào)進(jìn)行了強(qiáng)度可調(diào)的預(yù)加重。針對(duì)Serdes芯片內(nèi)核電平與I/O接口電平不同，設(shè)計(jì)了電平轉(zhuǎn)換電路，仿真結(jié)果表明，工作頻率為1.5GHz時(shí)輸出信號(hào)占空比為50.7％。
　　接收器VML高速采樣接收電路選用了共模和差模輸入范圍比較大的基于敏感放大器的觸發(fā)器實(shí)現(xiàn)，仿真結(jié)果表明，其傳輸延時(shí)Tcq只有147pS。為了保持信道阻抗