時分交替ADC系統(tǒng)偏置、增益失配校準算法的研究與FPGA實現(xiàn).pdf

1、隨著現(xiàn)代通信技術與數(shù)字信號處理技術的不斷發(fā)展，系統(tǒng)對信號帶寬的要求持續(xù)快速地增加。但隨著CMOS集成電路工藝技術的提高，工藝特征尺寸不斷減小，電源電壓不斷降低，信號輸入范圍不斷減小，為保持相同的信噪比，必須降低電路的熱噪聲和電容，從而導致單片單工藝的ADC無法同時滿足系統(tǒng)高速和高精度要求。為同時實現(xiàn)高速高精度的采樣，時分交替ADC系統(tǒng)受到了越來越多的關注，并成為了未來的一個發(fā)展趨勢。
　　時分交替ADC系統(tǒng)通過采用M片低速高精度的

2、ADC交替地并行采樣，將系統(tǒng)的數(shù)據(jù)轉換速率提高到單片ADC的M倍且精度保持不變。然而，由于生產(chǎn)工藝的原因，時分交替ADC系統(tǒng)各通道的ADC之間存在偏置、增益和時鐘等多種失配，使得系統(tǒng)動態(tài)性能顯著下降，不能有效地工作。因此，需要對時分交替ADC系統(tǒng)進行通道失配校準，減小甚至是消除失配，從而提升系統(tǒng)的動態(tài)性能。
　　本論文首先分析了通道間各種失配產(chǎn)生的原因以及推導了各種失配對系統(tǒng)動態(tài)性能的影響。接著對現(xiàn)有的一些失配校準算法做了總結，分

3、析了各自的優(yōu)缺點。在此基礎之上，重點研究了基于LMS算法的偏置、增益失配的自適應校準算法，并做了大量的仿真驗證以及定點仿真，仿真結果表明此自適應校準算法能夠有效地校準時分交替ADC系統(tǒng)的各項通道失配，提升系統(tǒng)的性能。
　　最后，本論文基于ALTERA公司的Stratix Ⅲ系列FPGA設計實現(xiàn)了偏置、增益失配自適應校準電路以及基于CyclonⅡ和Stratix Ⅲ系列FPGA設計實現(xiàn)了高速LVDS接口電路，搭建了測試平臺，實現(xiàn)了兩